JPS60107868A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60107868A JPS60107868A JP58214156A JP21415683A JPS60107868A JP S60107868 A JPS60107868 A JP S60107868A JP 58214156 A JP58214156 A JP 58214156A JP 21415683 A JP21415683 A JP 21415683A JP S60107868 A JPS60107868 A JP S60107868A
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- transistors
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000004020 conductor Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
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- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関しさらに詳しくは櫛型構造を有
するＧａＡｓ ＦＦ１Ｔ等のマイクロ波トランジスタに
関するものである。
するＧａＡｓ ＦＦ１Ｔ等のマイクロ波トランジスタに
関するものである。
ＧａＡｓＰＥＴ等のマイクロ波トランジスタではその出
力を増大するために櫛型の構造をもったものが多い。第
１・図（Ａ）に従来の櫛型構造を有するマイクロ波Ｇａ
ＡｓＰＥＴのパターンの一例を示す。第１図（Ａ）に於
いて１はゲートボンディング用パッド（入力端子）、２
はドレインボンディング用パッド（出力端子）、３はソ
ースボンディング用パッドを示している。４．５はそれ
ぞれ一個のゲート。
力を増大するために櫛型の構造をもったものが多い。第
１・図（Ａ）に従来の櫛型構造を有するマイクロ波Ｇａ
ＡｓＰＥＴのパターンの一例を示す。第１図（Ａ）に於
いて１はゲートボンディング用パッド（入力端子）、２
はドレインボンディング用パッド（出力端子）、３はソ
ースボンディング用パッドを示している。４．５はそれ
ぞれ一個のゲート。
ドレイン、ソースから形成される単位トランジスタＡ及
びＢを示しており個々の単位トランジスタはゲート給電
用導体６．ドレイン給電用導体７及びソース給電用導体
８によって並列接続され更にゲート給電用導体は接続用
導体９によってゲートボンディング用パッド１に接続さ
れている。第１図（Ｂ）は第１図（Ａ）に於けるｘ −
ｘ’断面を示す。第１図（Ｂ）に於いて１はゲー）（Ａ
℃）、２はドレイン（ＡｕＧｅ ） 、 ３はソース（
ＡｕＧｅ） を示し且っ４はｎ型Ｏａ Ａｓエピタキシ
ャル層、５は半絶縁性ＧａＡｓ基板である。
びＢを示しており個々の単位トランジスタはゲート給電
用導体６．ドレイン給電用導体７及びソース給電用導体
８によって並列接続され更にゲート給電用導体は接続用
導体９によってゲートボンディング用パッド１に接続さ
れている。第１図（Ｂ）は第１図（Ａ）に於けるｘ −
ｘ’断面を示す。第１図（Ｂ）に於いて１はゲー）（Ａ
℃）、２はドレイン（ＡｕＧｅ ） 、 ３はソース（
ＡｕＧｅ） を示し且っ４はｎ型Ｏａ Ａｓエピタキシ
ャル層、５は半絶縁性ＧａＡｓ基板である。
ところが第１図（Ａ）、（Ｂ）に示すごときトランジス
タによってマイクロ波動作を行なわせるとパターン中の
単位トランジスタＡ（４）、単位トランジスタＢ（５）
とゲートボンディング用パッド１との距離がそれぞれ異
なるため電気的長さが異なり単位トランジスタＡと単位
トランジスタＢとの間に位相差が生じ利得あるいは出力
電力において本来量るべき値より小さい値しか得られな
いという欠点がある。
タによってマイクロ波動作を行なわせるとパターン中の
単位トランジスタＡ（４）、単位トランジスタＢ（５）
とゲートボンディング用パッド１との距離がそれぞれ異
なるため電気的長さが異なり単位トランジスタＡと単位
トランジスタＢとの間に位相差が生じ利得あるいは出力
電力において本来量るべき値より小さい値しか得られな
いという欠点がある。
本発明の目的は櫛型構造マイクロ波トランジスタに於い
て単位トランジスタ間の位相差をなくし出力電力、利得
の低下を防止する給電方法を提供することにある。
て単位トランジスタ間の位相差をなくし出力電力、利得
の低下を防止する給電方法を提供することにある。
本発明は櫛型構造マイクロ波トランジスタに於いてゲー
トあるいはドレインの少なくとも一方の１個のボンディ
ング用パッドから給電される複数個の単位トランジスタ
を複数の群に分割し該ボンディング用パッドからその分
割された各々の群の略中央へ電気的長さが等しい接続用
導体を用いて接続を行ない単位トランジスタ間の位相差
をなくする様にしたものである。
トあるいはドレインの少なくとも一方の１個のボンディ
ング用パッドから給電される複数個の単位トランジスタ
を複数の群に分割し該ボンディング用パッドからその分
割された各々の群の略中央へ電気的長さが等しい接続用
導体を用いて接続を行ない単位トランジスタ間の位相差
をなくする様にしたものである。
以下本発明にかかる半導体装置の実施例を図面を参照し
つつ詳細に説明する。第２図は本発明にかかる半導体装
置の一実施例を示す。第２図に１２個の単位トランジス
タよりなる櫛型構造ＧａＡｓ ＰＢＴ ｌｃ示す。１１
はゲートボンディング用パッド、１２はドレインボンデ
ィング用パッド。
つつ詳細に説明する。第２図は本発明にかかる半導体装
置の一実施例を示す。第２図に１２個の単位トランジス
タよりなる櫛型構造ＧａＡｓ ＰＢＴ ｌｃ示す。１１
はゲートボンディング用パッド、１２はドレインボンデ
ィング用パッド。
１３はソースボンディング用パッドである。本実施例で
は１個のゲートボンディング用パッド１１から給電され
る１２偶の単位トランジスタがそれぞれ６個の単位トラ
ンジスタよシなる群１４ａ。
は１個のゲートボンディング用パッド１１から給電され
る１２偶の単位トランジスタがそれぞれ６個の単位トラ
ンジスタよシなる群１４ａ。
１４ｂに分割され分割された群の中間の位置から接続用
導体１５ａ、１５ｂによってゲートボンディング用パッ
ドへの接続がなされている。
導体１５ａ、１５ｂによってゲートボンディング用パッ
ドへの接続がなされている。
第２図のごとき構造とすることにより同図における単位
トランジスタＡ’（１６）＆単位トランジスタＢ’ （
１７）との位相差を小さくすることができ本来の高周波
特性を容易に引出すことが可能である。
トランジスタＡ’（１６）＆単位トランジスタＢ’ （
１７）との位相差を小さくすることができ本来の高周波
特性を容易に引出すことが可能である。
他の実施例を第３図に示す。第３図に於いて２１はゲー
トボンディング用パッド、２２はドレインボンディング
用パッド、２３はソースボンディング用パッドである。
トボンディング用パッド、２２はドレインボンディング
用パッド、２３はソースボンディング用パッドである。
本実施例では並列接続された１６個の単位トランジスタ
が８個の領域に分割され１分割されたそれぞれの単位ト
ランジスタ領域２４の中間の位置から接続用導体２５に
よってゲートボンディング用パッド２１への接続がなさ
れている。
が８個の領域に分割され１分割されたそれぞれの単位ト
ランジスタ領域２４の中間の位置から接続用導体２５に
よってゲートボンディング用パッド２１への接続がなさ
れている。
尚、第２図の実施例に於いては並列接続された複数個の
単位トランジスタｔ−２分割しゲートボンディング用パ
ッド１１からの接続を接続用導体１５ａ、１５ｂによっ
て行なったがドレインボンディング用パッドへの接続を
分割して行なっても同様の効果が期待できることは勿論
である。又１分割数も２分割に限定されるものでないこ
とは勿論である。実施例ではゲート及びドレインボンデ
ィング用パッドはそれぞれ１個ずつであるがボンデイン
ク用パッドが複数の場合にも同様の効果が得られること
は明白である。
単位トランジスタｔ−２分割しゲートボンディング用パ
ッド１１からの接続を接続用導体１５ａ、１５ｂによっ
て行なったがドレインボンディング用パッドへの接続を
分割して行なっても同様の効果が期待できることは勿論
である。又１分割数も２分割に限定されるものでないこ
とは勿論である。実施例ではゲート及びドレインボンデ
ィング用パッドはそれぞれ１個ずつであるがボンデイン
ク用パッドが複数の場合にも同様の効果が得られること
は明白である。
以上詳細に説明したごとく２本発明によれば極めて簡単
なパターン構成により、パターン各部における電気的位
相差を小さくすることが可能であ９１位相差による利得
あるいは出力電力の減少を避けることができ、とくに櫛
型構造を有するマイクロ波トランジスタにおいて本発明
の効果は頗る大である。
なパターン構成により、パターン各部における電気的位
相差を小さくすることが可能であ９１位相差による利得
あるいは出力電力の減少を避けることができ、とくに櫛
型構造を有するマイクロ波トランジスタにおいて本発明
の効果は頗る大である。
第１図は従来構造を有する半導体装置の１例。
第２図は本発明にか＼る半導体装置の１実施例。
第３図は本発明にか＼る半導体装置の他の実施例を示す
。 図面において１１．２１はゲートボンディング用パッド
、１２．２２はドレインボンディング用パッド、１３．
２３はソースボンディング用パッド、１５ａ、１５ｂ、
２５は接続用導体、１６゜１７．２４は単位トランジス
タ領域をそれぞれ示す。
。 図面において１１．２１はゲートボンディング用パッド
、１２．２２はドレインボンディング用パッド、１３．
２３はソースボンディング用パッド、１５ａ、１５ｂ、
２５は接続用導体、１６゜１７．２４は単位トランジス
タ領域をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １、 ドレイン、ソース及びそれらに挾まれたゲートか
ら成る単位トランジスタ領域が複数形成され、前記単位
トランジスタ領域が各々ゲート給電用導体、ドレイン給
電用導体、ソース給電用導体によって複敬個並列接続さ
れ且つ前記各給電用導体が接続用導体によってボンディ
ング用パッドに接続された櫛型構造を有し、ゲートおる
いはドレインの少なくとも一方の一個のボンディング用
パッドから給電される複数個の単位トランジスタを複数
群に分割し、該ボンディング用パッドとその分割された
各単位トランジスタ群とのほぼ９央とを電気的長さが寺
しい接続用導体により接続したことを特徴とする半導体
装置。 ２．１個のボンディング用パッドから給電される複数個
の単位トランジスタｆｉ−２ｎ群に分割することを特徴
とする特許請求の範囲１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214156A JPS60107868A (ja) | 1983-11-16 | 1983-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214156A JPS60107868A (ja) | 1983-11-16 | 1983-11-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60107868A true JPS60107868A (ja) | 1985-06-13 |
| JPH0547983B2 JPH0547983B2 (ja) | 1993-07-20 |
Family
ID=16651150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214156A Granted JPS60107868A (ja) | 1983-11-16 | 1983-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107868A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328074A (ja) * | 1986-07-21 | 1988-02-05 | Nec Corp | マイクロ波電界効果トランジスタ |
| JPS63186480A (ja) * | 1987-01-28 | 1988-08-02 | Nec Corp | マイクロ波スイツチ |
| US6530068B1 (en) * | 1999-08-03 | 2003-03-04 | Advanced Micro Devices, Inc. | Device modeling and characterization structure with multiplexed pads |
| WO2016042861A1 (ja) * | 2014-09-17 | 2016-03-24 | シャープ株式会社 | 化合物半導体電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112954U (ja) * | 1980-01-29 | 1981-08-31 |
-
1983
- 1983-11-16 JP JP58214156A patent/JPS60107868A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112954U (ja) * | 1980-01-29 | 1981-08-31 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328074A (ja) * | 1986-07-21 | 1988-02-05 | Nec Corp | マイクロ波電界効果トランジスタ |
| JPS63186480A (ja) * | 1987-01-28 | 1988-08-02 | Nec Corp | マイクロ波スイツチ |
| US6530068B1 (en) * | 1999-08-03 | 2003-03-04 | Advanced Micro Devices, Inc. | Device modeling and characterization structure with multiplexed pads |
| WO2016042861A1 (ja) * | 2014-09-17 | 2016-03-24 | シャープ株式会社 | 化合物半導体電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547983B2 (ja) | 1993-07-20 |
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