JPH02895B2 - - Google Patents
Info
- Publication number
- JPH02895B2 JPH02895B2 JP60244340A JP24434085A JPH02895B2 JP H02895 B2 JPH02895 B2 JP H02895B2 JP 60244340 A JP60244340 A JP 60244340A JP 24434085 A JP24434085 A JP 24434085A JP H02895 B2 JPH02895 B2 JP H02895B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- current
- collector
- polarity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 39
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000007599 discharging Methods 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、バイポーラ型のトランジスタによ
つて構成される積分型のＡ／Ｄコンバータに関す
る。 ［発明の技術的背景］ 従来、この種のＡ／Ｄコンバータは、例えば第
４図に示すように構成されている。すなわち、ア
ナログ入力電圧AVinが供給される入力端子１１
には、ダイオード１２のカソードが接続され、こ
のダイオード１２のアノードにはダイオード１３
のカソードが接続される。上記ダイオード１３の
アノードには、スイツチ１５の固定接点１５ａが
接続されるとともに、負荷抵抗１４を介して電源
Vccが接続される。上記スイツチ１５の可動接点
１５ｂには、コンデンサ１６の一方の電極が接続
され、このコンデンサ１６の他方の電極には接地
点が接続される。また、上記スイツチ１５の固定
接点１５ｃと接地点間には、定電流源１７が接続
される。上記スイツチ１５の可動接点１５ｂに
は、コンパレータ１８の非反転入力端（＋）が接
続され、このコンパレータ１８の反転入力端
（−）には、基準電流Vref１を発生する電源１９
の正極が接続される。この電源１９の負極には接
地点が接続される。上記コンパレータ１８の出力
端には、パルスカウンタ２０の入力端が接続さ
れ、このパルスカウンタ２０の出力端には演算回
路２１の入力端が接続される。そして、制御回路
２２の出力により、上記スイツチ１５および上記
パルスカウンタ２０、演算回路２１が制御される
とともに、上記パルスカウンタ２０にクロツク信
号φが供給され、上記演算回路２１からデイジタ
ル出力Doutを得るようになつている。 なお、上記ダイオード１２，１３は、アナログ
入力電圧AVinが0Vの時、コンデンサ１６をその
順方向降下電圧のレベルに充電することにより、
コンデンサ１６の放電電圧の線形性の高い領域の
み利用して高精度化を図るものである。 次に、上記のような構成において動作を説明す
る。まず、制御回路２２の出力によりスイツチ１
５が制御され、可動接点１５ｂが固定接点１５ａ
に接続されると、コンデンサ１６がアナログ入力
電圧AVinに対応した電圧に充電される。この
時、コンデンサ１６には、ダイオード１２，１３
の順方向降下電圧分が重畳された電圧が印加され
る。上記コンデンサ１６の充電電圧が電源１９の
基準電圧Vref１より高くなると、コンパレータ
１８の出力がハイ（“Ｈ”）レベルとなる。次に、
制御回路２２の出力によりスイツチ１５が制御さ
れ、可動接点１５ｂが固定接点１５ｃに接続され
る。これによつてコンデンサ１６の充電電圧が定
電流源１７により放電されるとともに、パルスカ
ウンタ２０によるクロツク信号φの計数動作が開
始される。そして、上記コンデンサ１６の充電電
圧が基準電圧Vref１より低くなると、コンパレ
ータ１８の出力が“Ｈ”レベルからロー（“Ｌ”）
レベルに変化する。この変化を捕えてパルスカウ
ンタ２０の計数動作が停止される。次に、上記パ
ルスカウンタ２０の計数値を演算回路２１に供給
し、この演算回路２１により所定の演算を行なつ
てデイジタル出力Doutを得る。以下、上述した
動作を順次繰り返すことにより、アナログ入力電
圧AVinをＡ／Ｄ変換したデイジタル出力Doutを
得る。 ［背景技術の問題点］ しかし、上記のような構成では、アナログ入力
電圧AVinが負電圧の場合には、コンパレータ１
８の出力が“Ｈ”レベルとなることがなく、コン
パレータ１８の出力が“Ｈ”レベルから“Ｌ”レ
ベルに変化する瞬間を捕えて計数動作を制御する
ようなカウンタ（例えば１チツプマイクロコンピ
ユータに内蔵されている簡素なカウンタ）では正
常な計数動作ができない欠点がある。 ［発明の目的］ この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、アナログ入
力電圧が所定値以下で計測できない領域において
もコンパレータの出力信号をカウンタの計数開始
より遅らせてハイレベルからローレベルに変化さ
せ、パルスカウンタの計数動作が異常とならない
ようにするとともに、正常なアナログ入力電圧の
場合に最少限の構成素子数で高精度なＡ／Ｄ変換
が行なえるＡ／Ｄコンバータを提供することであ
る。 ［発明の概要］ すなわち、この発明においては、上記の目的を
達成するために、アナログ入力電圧が所定の値よ
り低い際に、コンデンサを検出可能な最低レベル
よりも高い電位に充電するためのクランプ回路を
設けたものである。また、回路を構成する素子を
共用することにより素子数が削減でき、高集積化
に好適なＡ／Ｄコンバータを提供することであ
る。 ［発明の実施例］ 以下、この発明の一実施例について図面を参照
して説明する。第１図において、前記第４図と同
一構成部には同じ符号を付す。第１図に示すＡ／
Ｄコンバータは、３つの入力端子２３，１１およ
び２４を有しており、入力端子２３には例えば
0V、入力端子１１にはアナログ入力電圧AVin、
入力端子２４には例えば5Vがそれぞれ印加され
るようになつている。そして、0Vと5Vの各入力
電圧を基準としてアナログ入力電圧AVinのＡ／
Ｄ変換を行なうことにより、変換精度の高精度化
を図つている。上記各入力端子２３，１１，２４
にはそれぞれ、コレクタが接地されたPNP型の
バイポーラトランジスタ２５，２６，２７のベー
スが接続される。これらトランジスタ２５，２
６，２７のエミツタにはそれぞれ、定電流源２
８，２９，３０が接続されるとともに、コレクタ
が接地されたPNP型のバイポーラトランジスタ
３１，３２，３３のベースが接続される。上記各
トランジスタ３１，３２，３３のエミツタと接地
点間には、制御回路２２からのスイツチ制御信号
Ｓ１，Ｓ２，Ｓ３でオン／オフ制御されるスイツ
チ３４，３５，３６が接続される。また、上記ト
ランジスタ３１，３２，３３のエミツタにはそれ
ぞれ、定電流源３７，３８，３９が接続されると
ともに、NPN型のバイポーラトランジスタ４０，
４１，４２のベースが接続される。上記各トラン
ジスタ４０，４１，４２の各コレクタおよび各エ
ミツタはそれぞれ共通接続されており、これらコ
レクタ接続点およびエミツタ接続点には、NPN
型のバイポーラトランジスタ４３のコレクタおよ
びエミツタが各々接続される。このトランジスタ
４３のベースには、基準電圧Vref２を発生する
電源４４の正極が接続される。上記トランジスタ
４３と電源４４は、クランプ回路を構成してお
り、基準電圧Vref２は、「Vref１＜Vref２＜
ΔVBE」なる電圧に設定されている。なお、ΔVBE
は測定すべき最小電圧で電されるコンデンサ１６
の電圧である。上記トランジスタ４３のエミツタ
には、コレクタ、ベース間が接続されたNPN型
のバイポーラトランジスタ４５のエミツタが接続
される。上記トランジスタ４３，４５のエミツタ
共通接続点と接地点間には、定電流源４６および
上記制御回路２２からのスイツチ制御信号Ｓ４で
オン／オフ制御されるスイツチ４７が接続され
る。また、上記トランジスタ４３，４５のコレク
タと電源Vcc間にはそれぞれ、カレントミラー回
路を構成するNPN型のバイポーラトランジスタ
４８，４９のコレクタ、エミツタがそれぞれ接続
される。上記トランジスタ４８，４９のベースは
共通接続され、このベース共通接続点には上記ト
ランジスタ４３のコレクタが接続される。上記ト
ランジスタ４５のベースには、コンパレータ１８
の非反転入力端（＋）が接続され、この非反転入
力端（＋）と接地点間にはコンデンサ１６が接続
されるとともに、定電流源１７、上記制御回路２
２からのスイツチ制御信号Ｓ５でオン／オフ制御
されるスイツチ５０が直列接続される。上記コン
パレータ１８の反転入力端（−）には、基準電圧
Vref１を発生する電源１９の正極が接続され、
この電源１９の負極には接地点が接続される。上
記コンパレータ１８の出力端には、パルスカウン
タ２０の入力端が接続され、このパルスカウンタ
２０の出力端には演算回路２１の入力端が接続さ
れる。この演算回路２１には、上記パルスカウン
タ２０から出力される計数値を記憶するためのメ
モリが設けられている。そして、制御回路２２の
出力により、上記スイツチ３４，３５，３６，４
７，５０および上記パルスカウンタ２０、演算回
路２１が制御されるとともに、上記パルスカウン
タ２０にクロツク信号φが供給される。そして、
上記演算回路２１からアナログ入力電圧AVinを
Ａ／Ｄ変換したデイジタル出力Doutを得るよう
にして成る。なお、上記トランジスタ４５，４
８，４９、定電流源４６、及びスイツチ４７は、
トランジスタ40〜43で共用されている。 次に、上記のような構成において第２図のタイ
ミングチヤートを参照しつつ動作を説明する。時
刻t1にスイツチ制御信号Ｓ１，Ｓ５が“Ｌ”レベ
ル、スイツチ制御信号Ｓ４が“Ｈ”レベルとなる
（この時、スイツチ制御信号Ｓ２，Ｓ３は“Ｈ”
レベルが維持される）と、スイツチ３４，５０が
オフ状態、スイツチ３５，３６，４７がオン状態
となり、コンデンサ１６へ入力端子２３に印加さ
れる0Vの電圧に対応した電圧での充電が開始さ
れる。この時、トランジスタ４３はオフ状態が維
持される。そして、時刻t2にコンデンサ１６の充
電電圧が基準電圧Vref１より高くなると、コン
パレータ１８の出力が“Ｈ”レベルとなる。次の
時刻t4に、スイツチ制御信号Ｓ１，Ｓ５が“Ｈ”
レベル、Ｓ４が“Ｌ”レベルとなると、定電流源
１７によるコンデンサ１６の放電が開始される。
この放電によりコンデンサ１６の充電電圧が低下
し、基準電圧Vref１より低くなる時刻t4に、コ
ンパレータ１８の出力が“Ｌ”レベルとなる。上
記コンデンサ１６の放電が開始される時刻t4か
ら、上記コンパレータ１８の出力が“Ｈ”レベル
から“Ｌ”レベルに変化する時刻t5時点で計数値
が演算回路２１に供給されて記憶される。 次の時刻t5に、スイツチ制御信号Ｓ３，Ｓ５が
“Ｌ”レベル、スイツチ制御信号Ｓ４が、“Ｈ”レ
ベルとなる（この時、スイツチ制御信号Ｓ１，Ｓ
２は“Ｈ”レベルが維持される）と、スイツチ３
６，５０がオフ状態、スイツチ３４，３５，４７
がオン状態となり、コンデンサ１６へ入力端子２
４に印加される5Vの電圧に対応した電圧での充
電が開始される。この時、トランジスタ４３はオ
フ状態が維持される。そして、時刻t6にコンデン
サ１６の充電電圧が基準電圧Vref１より高くな
ると、コンパレータ１８の出力が“Ｈ”レベルと
なる。次の時刻t7に、スイツチ制御信号Ｓ３，Ｓ
５が“Ｈ”レベル、Ｓ４が“Ｌ”レベルとなる
と、定電流源１７によるコンデンサ１６の放電が
開始される。この放電によりコンデンサ１６の充
電電圧が低下し、基準電圧Vref１より低くなる
時刻t8に、コンパレータ１８の出力が“Ｌ”レベ
ルとなる。上記コンデンサ１６の放電が開始され
る時刻t7から、上記コンパレータ１８の出力が
“Ｈ”レベルから“Ｌ”レベルに変化する時刻t8
の時点での計数値が演算回路２１に供給されて記
憶される。 次の時刻t9に、スイツチ制御信号Ｓ２，Ｓ５が
“Ｌ”レベル、スイツチ制御信号Ｓ４が“Ｈ”レ
ベルとなる（この時、スイツチ制御信号Ｓ１，Ｓ
３は“Ｈ”レベルが維持される）と、スイツチ３
５，５０がオフ状態、スイツチ３４，３６，４７
がオン状態となり、コンデンサ１６へ入力端子１
１に印加されるアナログ入力電圧AVinに対応し
た電圧での充電が開始される。この時、アナログ
入力電圧AVinが正の電圧であればトランジスタ
４３のオフ状態が維持され、時刻t10〜t12に上述
した入力電圧が0Vおよび5Vの場合と同様にして
上記演算回路２１にパルスカウンタ２０の出力を
供給し、演算回路２１により所定の演算を行なつ
てデイジタル出力Doutを得る。一方、アナログ
入力電圧AVinが負電圧の場合には、トランジス
タ４１がオフ状態となり、基準電圧Vref２に対
応した電圧でコンデンサ１６の充電が行われる。
上記基準電圧Vref２はVref１より高いので、コ
ンデンサ１６の充電電圧がVref１を越える時刻
t10にコンパレータ１８の出力が“Ｈ”レベルと
なる。そして、時刻t11に、スイツチ制御信号Ｓ
２，Ｓ５が“Ｌ”レベル、Ｓ４が“Ｈ”レベルと
なると、定電流源１７によるコンデンサ１６の放
電が開始される。この放電によりコンデンサ１６
の充電電圧がVref１より低下した時刻t12′に、コ
ンパレータ１８の出力が“Ｌ”レベルとなる。従
つて、アナログ入力電圧AVinが正電圧の時は、
コンパレータ１８の出力は実線で示すように時刻
t10、t12間“Ｈ”レベルとなり、負電圧の時は破
線で示すように時刻t10、t12′間“Ｈ”レベルと
なる。そして、上記コンデンサ１６の放電開始か
ら上記コンパレータ１８の出力が“Ｈ”レベルか
ら“Ｌ”レベルに変化するまでの期間のクロツク
信号φの数を計数して演算回路２１に記憶すると
ともに、この計数値と上記演算回路２１に先に記
憶された入力電圧が0Vと5Vの場合の計数値とに
基づいて所定の演算を行ないデイジタル出力
Doutを得る。この際、前述した0Vおよび5Vの入
力電圧のＡ／Ｄ変換データを基準とすることによ
り、アナログ入力電圧AVinのデイジタル変換出
力Doutの高精度化を図る。すなわち、入力電圧
が0Vの時に得られた計数値をT0、5Vの時に得ら
れた計数値をT5、アナログ入力電圧AVinにより
得られた計数値をTin、入力電圧２４の印加電圧
をV24とした時、 Dout＝Tin−T0／T5−T0×V24 とすれば良い。 従つて、このような構成によれば、アナログ入
力電圧AVinが負電圧であつても、トランジスタ
４３および電源４４によつてコンデンサ１６の充
電電圧がコンパレータ１８の反転入力端子（−）
に印加される電圧Vref１より高くなるように設
定できるので、コンパレータ１８の出力はコンデ
ンサ１６の放電開始後確実に“Ｈ”レベルから
“Ｌ”レベルに反転するため、１チツプマイクロ
コンピユータ等に内蔵された簡素なカウンタを使
用してＡ／Ｄ変換を行なうことができる。 第３図は、この発明の他の実施例を示すもの
で、前記第１図の回路よりもさらにＡ／Ｄ変換の
高精度化を図つたものである。第３図において、
前記第１図と同一構成部分には同じ符号を付して
その詳細な説明は省略する。すなわち、トランジ
スタ４８，４９のベース共通接続点にはダイオー
ド５１のアノードが接続され、このダイオード５
１のカソードにはPNP型のバイポーラトランジ
スタ５２のコレクタが共通接続される。上記トラ
ンジスタ５２は、PNP型のバイポーラトランジ
スタ５３とともにカレントミラー回路を構成して
おり、トランジスタ５２，５３のベース共通接続
点にはトランジスタ５３のコレクタが接続され
る。上記各トランジスタ５２，５３のコレクタに
は前記クランプ回路を構成するトランジスタ４３
およびNPN型のバイポーラトランジスタ５４の
コレクタがそれぞれ接続される。上記トランジス
タ４３，５４のエミツタは共通接続され、このエ
ミツタ共通接続点と接地点間には、定電流源５５
および制御回路２２から出力されるスイツチ制御
信号Ｓ４によつてオン／オフ制御されるスイツチ
５６が直列接続される。そして、上記トランジス
タ５４のベースには、コンパレータ１８の非反転
入力端（＋）が接続されて成る。 このような構成によれば、Ａ／Ｄ変換の精度を
さらに向上できる。すなわち、前記第１図の回路
ではアナログ入力電圧AVinが基準電圧Vref２に
近い場合、トランジスタ４１，４３のオン／オフ
が完全に定まらず誤差が生ずるが、第３図に示す
如くトランジスタ５２，５３，４３，５４、電源
４４、定電流源５５およびスイツチ５６から成る
コンパレータ５７を設けることにより、このコン
パレータ５７の増幅作用を利用してトランジスタ
４１，４３のオン／オフを完全にでき、高精度化
を図れる。 ［発明の効果］ 以上説明したようにこの発明によれば、アナロ
グ入力電圧が所定値以下で計測できない領域にお
いてもコンパレータの出力信号をカウンタの計数
開始より遅らせてハイレベルからローレベルに変
化させ、パルスカウンタの計数動作が異常となら
ないようにするとともに、正常なアナログ入力電
圧の場合に最少限の素子数で高精度なＡ／Ｄ変換
が行なえるＡ／Ｄコンバータが得られる。
つて構成される積分型のＡ／Ｄコンバータに関す
る。 ［発明の技術的背景］ 従来、この種のＡ／Ｄコンバータは、例えば第
４図に示すように構成されている。すなわち、ア
ナログ入力電圧AVinが供給される入力端子１１
には、ダイオード１２のカソードが接続され、こ
のダイオード１２のアノードにはダイオード１３
のカソードが接続される。上記ダイオード１３の
アノードには、スイツチ１５の固定接点１５ａが
接続されるとともに、負荷抵抗１４を介して電源
Vccが接続される。上記スイツチ１５の可動接点
１５ｂには、コンデンサ１６の一方の電極が接続
され、このコンデンサ１６の他方の電極には接地
点が接続される。また、上記スイツチ１５の固定
接点１５ｃと接地点間には、定電流源１７が接続
される。上記スイツチ１５の可動接点１５ｂに
は、コンパレータ１８の非反転入力端（＋）が接
続され、このコンパレータ１８の反転入力端
（−）には、基準電流Vref１を発生する電源１９
の正極が接続される。この電源１９の負極には接
地点が接続される。上記コンパレータ１８の出力
端には、パルスカウンタ２０の入力端が接続さ
れ、このパルスカウンタ２０の出力端には演算回
路２１の入力端が接続される。そして、制御回路
２２の出力により、上記スイツチ１５および上記
パルスカウンタ２０、演算回路２１が制御される
とともに、上記パルスカウンタ２０にクロツク信
号φが供給され、上記演算回路２１からデイジタ
ル出力Doutを得るようになつている。 なお、上記ダイオード１２，１３は、アナログ
入力電圧AVinが0Vの時、コンデンサ１６をその
順方向降下電圧のレベルに充電することにより、
コンデンサ１６の放電電圧の線形性の高い領域の
み利用して高精度化を図るものである。 次に、上記のような構成において動作を説明す
る。まず、制御回路２２の出力によりスイツチ１
５が制御され、可動接点１５ｂが固定接点１５ａ
に接続されると、コンデンサ１６がアナログ入力
電圧AVinに対応した電圧に充電される。この
時、コンデンサ１６には、ダイオード１２，１３
の順方向降下電圧分が重畳された電圧が印加され
る。上記コンデンサ１６の充電電圧が電源１９の
基準電圧Vref１より高くなると、コンパレータ
１８の出力がハイ（“Ｈ”）レベルとなる。次に、
制御回路２２の出力によりスイツチ１５が制御さ
れ、可動接点１５ｂが固定接点１５ｃに接続され
る。これによつてコンデンサ１６の充電電圧が定
電流源１７により放電されるとともに、パルスカ
ウンタ２０によるクロツク信号φの計数動作が開
始される。そして、上記コンデンサ１６の充電電
圧が基準電圧Vref１より低くなると、コンパレ
ータ１８の出力が“Ｈ”レベルからロー（“Ｌ”）
レベルに変化する。この変化を捕えてパルスカウ
ンタ２０の計数動作が停止される。次に、上記パ
ルスカウンタ２０の計数値を演算回路２１に供給
し、この演算回路２１により所定の演算を行なつ
てデイジタル出力Doutを得る。以下、上述した
動作を順次繰り返すことにより、アナログ入力電
圧AVinをＡ／Ｄ変換したデイジタル出力Doutを
得る。 ［背景技術の問題点］ しかし、上記のような構成では、アナログ入力
電圧AVinが負電圧の場合には、コンパレータ１
８の出力が“Ｈ”レベルとなることがなく、コン
パレータ１８の出力が“Ｈ”レベルから“Ｌ”レ
ベルに変化する瞬間を捕えて計数動作を制御する
ようなカウンタ（例えば１チツプマイクロコンピ
ユータに内蔵されている簡素なカウンタ）では正
常な計数動作ができない欠点がある。 ［発明の目的］ この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、アナログ入
力電圧が所定値以下で計測できない領域において
もコンパレータの出力信号をカウンタの計数開始
より遅らせてハイレベルからローレベルに変化さ
せ、パルスカウンタの計数動作が異常とならない
ようにするとともに、正常なアナログ入力電圧の
場合に最少限の構成素子数で高精度なＡ／Ｄ変換
が行なえるＡ／Ｄコンバータを提供することであ
る。 ［発明の概要］ すなわち、この発明においては、上記の目的を
達成するために、アナログ入力電圧が所定の値よ
り低い際に、コンデンサを検出可能な最低レベル
よりも高い電位に充電するためのクランプ回路を
設けたものである。また、回路を構成する素子を
共用することにより素子数が削減でき、高集積化
に好適なＡ／Ｄコンバータを提供することであ
る。 ［発明の実施例］ 以下、この発明の一実施例について図面を参照
して説明する。第１図において、前記第４図と同
一構成部には同じ符号を付す。第１図に示すＡ／
Ｄコンバータは、３つの入力端子２３，１１およ
び２４を有しており、入力端子２３には例えば
0V、入力端子１１にはアナログ入力電圧AVin、
入力端子２４には例えば5Vがそれぞれ印加され
るようになつている。そして、0Vと5Vの各入力
電圧を基準としてアナログ入力電圧AVinのＡ／
Ｄ変換を行なうことにより、変換精度の高精度化
を図つている。上記各入力端子２３，１１，２４
にはそれぞれ、コレクタが接地されたPNP型の
バイポーラトランジスタ２５，２６，２７のベー
スが接続される。これらトランジスタ２５，２
６，２７のエミツタにはそれぞれ、定電流源２
８，２９，３０が接続されるとともに、コレクタ
が接地されたPNP型のバイポーラトランジスタ
３１，３２，３３のベースが接続される。上記各
トランジスタ３１，３２，３３のエミツタと接地
点間には、制御回路２２からのスイツチ制御信号
Ｓ１，Ｓ２，Ｓ３でオン／オフ制御されるスイツ
チ３４，３５，３６が接続される。また、上記ト
ランジスタ３１，３２，３３のエミツタにはそれ
ぞれ、定電流源３７，３８，３９が接続されると
ともに、NPN型のバイポーラトランジスタ４０，
４１，４２のベースが接続される。上記各トラン
ジスタ４０，４１，４２の各コレクタおよび各エ
ミツタはそれぞれ共通接続されており、これらコ
レクタ接続点およびエミツタ接続点には、NPN
型のバイポーラトランジスタ４３のコレクタおよ
びエミツタが各々接続される。このトランジスタ
４３のベースには、基準電圧Vref２を発生する
電源４４の正極が接続される。上記トランジスタ
４３と電源４４は、クランプ回路を構成してお
り、基準電圧Vref２は、「Vref１＜Vref２＜
ΔVBE」なる電圧に設定されている。なお、ΔVBE
は測定すべき最小電圧で電されるコンデンサ１６
の電圧である。上記トランジスタ４３のエミツタ
には、コレクタ、ベース間が接続されたNPN型
のバイポーラトランジスタ４５のエミツタが接続
される。上記トランジスタ４３，４５のエミツタ
共通接続点と接地点間には、定電流源４６および
上記制御回路２２からのスイツチ制御信号Ｓ４で
オン／オフ制御されるスイツチ４７が接続され
る。また、上記トランジスタ４３，４５のコレク
タと電源Vcc間にはそれぞれ、カレントミラー回
路を構成するNPN型のバイポーラトランジスタ
４８，４９のコレクタ、エミツタがそれぞれ接続
される。上記トランジスタ４８，４９のベースは
共通接続され、このベース共通接続点には上記ト
ランジスタ４３のコレクタが接続される。上記ト
ランジスタ４５のベースには、コンパレータ１８
の非反転入力端（＋）が接続され、この非反転入
力端（＋）と接地点間にはコンデンサ１６が接続
されるとともに、定電流源１７、上記制御回路２
２からのスイツチ制御信号Ｓ５でオン／オフ制御
されるスイツチ５０が直列接続される。上記コン
パレータ１８の反転入力端（−）には、基準電圧
Vref１を発生する電源１９の正極が接続され、
この電源１９の負極には接地点が接続される。上
記コンパレータ１８の出力端には、パルスカウン
タ２０の入力端が接続され、このパルスカウンタ
２０の出力端には演算回路２１の入力端が接続さ
れる。この演算回路２１には、上記パルスカウン
タ２０から出力される計数値を記憶するためのメ
モリが設けられている。そして、制御回路２２の
出力により、上記スイツチ３４，３５，３６，４
７，５０および上記パルスカウンタ２０、演算回
路２１が制御されるとともに、上記パルスカウン
タ２０にクロツク信号φが供給される。そして、
上記演算回路２１からアナログ入力電圧AVinを
Ａ／Ｄ変換したデイジタル出力Doutを得るよう
にして成る。なお、上記トランジスタ４５，４
８，４９、定電流源４６、及びスイツチ４７は、
トランジスタ40〜43で共用されている。 次に、上記のような構成において第２図のタイ
ミングチヤートを参照しつつ動作を説明する。時
刻t1にスイツチ制御信号Ｓ１，Ｓ５が“Ｌ”レベ
ル、スイツチ制御信号Ｓ４が“Ｈ”レベルとなる
（この時、スイツチ制御信号Ｓ２，Ｓ３は“Ｈ”
レベルが維持される）と、スイツチ３４，５０が
オフ状態、スイツチ３５，３６，４７がオン状態
となり、コンデンサ１６へ入力端子２３に印加さ
れる0Vの電圧に対応した電圧での充電が開始さ
れる。この時、トランジスタ４３はオフ状態が維
持される。そして、時刻t2にコンデンサ１６の充
電電圧が基準電圧Vref１より高くなると、コン
パレータ１８の出力が“Ｈ”レベルとなる。次の
時刻t4に、スイツチ制御信号Ｓ１，Ｓ５が“Ｈ”
レベル、Ｓ４が“Ｌ”レベルとなると、定電流源
１７によるコンデンサ１６の放電が開始される。
この放電によりコンデンサ１６の充電電圧が低下
し、基準電圧Vref１より低くなる時刻t4に、コ
ンパレータ１８の出力が“Ｌ”レベルとなる。上
記コンデンサ１６の放電が開始される時刻t4か
ら、上記コンパレータ１８の出力が“Ｈ”レベル
から“Ｌ”レベルに変化する時刻t5時点で計数値
が演算回路２１に供給されて記憶される。 次の時刻t5に、スイツチ制御信号Ｓ３，Ｓ５が
“Ｌ”レベル、スイツチ制御信号Ｓ４が、“Ｈ”レ
ベルとなる（この時、スイツチ制御信号Ｓ１，Ｓ
２は“Ｈ”レベルが維持される）と、スイツチ３
６，５０がオフ状態、スイツチ３４，３５，４７
がオン状態となり、コンデンサ１６へ入力端子２
４に印加される5Vの電圧に対応した電圧での充
電が開始される。この時、トランジスタ４３はオ
フ状態が維持される。そして、時刻t6にコンデン
サ１６の充電電圧が基準電圧Vref１より高くな
ると、コンパレータ１８の出力が“Ｈ”レベルと
なる。次の時刻t7に、スイツチ制御信号Ｓ３，Ｓ
５が“Ｈ”レベル、Ｓ４が“Ｌ”レベルとなる
と、定電流源１７によるコンデンサ１６の放電が
開始される。この放電によりコンデンサ１６の充
電電圧が低下し、基準電圧Vref１より低くなる
時刻t8に、コンパレータ１８の出力が“Ｌ”レベ
ルとなる。上記コンデンサ１６の放電が開始され
る時刻t7から、上記コンパレータ１８の出力が
“Ｈ”レベルから“Ｌ”レベルに変化する時刻t8
の時点での計数値が演算回路２１に供給されて記
憶される。 次の時刻t9に、スイツチ制御信号Ｓ２，Ｓ５が
“Ｌ”レベル、スイツチ制御信号Ｓ４が“Ｈ”レ
ベルとなる（この時、スイツチ制御信号Ｓ１，Ｓ
３は“Ｈ”レベルが維持される）と、スイツチ３
５，５０がオフ状態、スイツチ３４，３６，４７
がオン状態となり、コンデンサ１６へ入力端子１
１に印加されるアナログ入力電圧AVinに対応し
た電圧での充電が開始される。この時、アナログ
入力電圧AVinが正の電圧であればトランジスタ
４３のオフ状態が維持され、時刻t10〜t12に上述
した入力電圧が0Vおよび5Vの場合と同様にして
上記演算回路２１にパルスカウンタ２０の出力を
供給し、演算回路２１により所定の演算を行なつ
てデイジタル出力Doutを得る。一方、アナログ
入力電圧AVinが負電圧の場合には、トランジス
タ４１がオフ状態となり、基準電圧Vref２に対
応した電圧でコンデンサ１６の充電が行われる。
上記基準電圧Vref２はVref１より高いので、コ
ンデンサ１６の充電電圧がVref１を越える時刻
t10にコンパレータ１８の出力が“Ｈ”レベルと
なる。そして、時刻t11に、スイツチ制御信号Ｓ
２，Ｓ５が“Ｌ”レベル、Ｓ４が“Ｈ”レベルと
なると、定電流源１７によるコンデンサ１６の放
電が開始される。この放電によりコンデンサ１６
の充電電圧がVref１より低下した時刻t12′に、コ
ンパレータ１８の出力が“Ｌ”レベルとなる。従
つて、アナログ入力電圧AVinが正電圧の時は、
コンパレータ１８の出力は実線で示すように時刻
t10、t12間“Ｈ”レベルとなり、負電圧の時は破
線で示すように時刻t10、t12′間“Ｈ”レベルと
なる。そして、上記コンデンサ１６の放電開始か
ら上記コンパレータ１８の出力が“Ｈ”レベルか
ら“Ｌ”レベルに変化するまでの期間のクロツク
信号φの数を計数して演算回路２１に記憶すると
ともに、この計数値と上記演算回路２１に先に記
憶された入力電圧が0Vと5Vの場合の計数値とに
基づいて所定の演算を行ないデイジタル出力
Doutを得る。この際、前述した0Vおよび5Vの入
力電圧のＡ／Ｄ変換データを基準とすることによ
り、アナログ入力電圧AVinのデイジタル変換出
力Doutの高精度化を図る。すなわち、入力電圧
が0Vの時に得られた計数値をT0、5Vの時に得ら
れた計数値をT5、アナログ入力電圧AVinにより
得られた計数値をTin、入力電圧２４の印加電圧
をV24とした時、 Dout＝Tin−T0／T5−T0×V24 とすれば良い。 従つて、このような構成によれば、アナログ入
力電圧AVinが負電圧であつても、トランジスタ
４３および電源４４によつてコンデンサ１６の充
電電圧がコンパレータ１８の反転入力端子（−）
に印加される電圧Vref１より高くなるように設
定できるので、コンパレータ１８の出力はコンデ
ンサ１６の放電開始後確実に“Ｈ”レベルから
“Ｌ”レベルに反転するため、１チツプマイクロ
コンピユータ等に内蔵された簡素なカウンタを使
用してＡ／Ｄ変換を行なうことができる。 第３図は、この発明の他の実施例を示すもの
で、前記第１図の回路よりもさらにＡ／Ｄ変換の
高精度化を図つたものである。第３図において、
前記第１図と同一構成部分には同じ符号を付して
その詳細な説明は省略する。すなわち、トランジ
スタ４８，４９のベース共通接続点にはダイオー
ド５１のアノードが接続され、このダイオード５
１のカソードにはPNP型のバイポーラトランジ
スタ５２のコレクタが共通接続される。上記トラ
ンジスタ５２は、PNP型のバイポーラトランジ
スタ５３とともにカレントミラー回路を構成して
おり、トランジスタ５２，５３のベース共通接続
点にはトランジスタ５３のコレクタが接続され
る。上記各トランジスタ５２，５３のコレクタに
は前記クランプ回路を構成するトランジスタ４３
およびNPN型のバイポーラトランジスタ５４の
コレクタがそれぞれ接続される。上記トランジス
タ４３，５４のエミツタは共通接続され、このエ
ミツタ共通接続点と接地点間には、定電流源５５
および制御回路２２から出力されるスイツチ制御
信号Ｓ４によつてオン／オフ制御されるスイツチ
５６が直列接続される。そして、上記トランジス
タ５４のベースには、コンパレータ１８の非反転
入力端（＋）が接続されて成る。 このような構成によれば、Ａ／Ｄ変換の精度を
さらに向上できる。すなわち、前記第１図の回路
ではアナログ入力電圧AVinが基準電圧Vref２に
近い場合、トランジスタ４１，４３のオン／オフ
が完全に定まらず誤差が生ずるが、第３図に示す
如くトランジスタ５２，５３，４３，５４、電源
４４、定電流源５５およびスイツチ５６から成る
コンパレータ５７を設けることにより、このコン
パレータ５７の増幅作用を利用してトランジスタ
４１，４３のオン／オフを完全にでき、高精度化
を図れる。 ［発明の効果］ 以上説明したようにこの発明によれば、アナロ
グ入力電圧が所定値以下で計測できない領域にお
いてもコンパレータの出力信号をカウンタの計数
開始より遅らせてハイレベルからローレベルに変
化させ、パルスカウンタの計数動作が異常となら
ないようにするとともに、正常なアナログ入力電
圧の場合に最少限の素子数で高精度なＡ／Ｄ変換
が行なえるＡ／Ｄコンバータが得られる。
第１図はこの発明の一実施例に係わるＡ／Ｄコ
ンバータを示す回路図、第２図は上記第１図の回
路の動作を説明するためのタイミングチヤート、
第３図はこの発明の他の実施例について説明する
ための回路図、第４図は従来のＡ／Ｄコンバータ
について説明するための回路図である。 １６……コンデンサ、AVin……アナログ入力
電圧、Vref１……第１の基準電圧、１８……コ
ンパレータ（比較手段）、２０……パルスカウン
タ（計時手段）、２１……演算回路（演算手段）、
Vref２……第２の基準電圧。
ンバータを示す回路図、第２図は上記第１図の回
路の動作を説明するためのタイミングチヤート、
第３図はこの発明の他の実施例について説明する
ための回路図、第４図は従来のＡ／Ｄコンバータ
について説明するための回路図である。 １６……コンデンサ、AVin……アナログ入力
電圧、Vref１……第１の基準電圧、１８……コ
ンパレータ（比較手段）、２０……パルスカウン
タ（計時手段）、２１……演算回路（演算手段）、
Vref２……第２の基準電圧。
Claims (1)
- 【特許請求の範囲】 １ ベースにアナログ入力電圧に対応した電流が
供給され、コレクタが第１の電位供給源に接続さ
れる第１極性の第１のトランジスタと、上記第１
のトランジスタのエミツタに電流を供給する第１
の電流供給手段と、上記第１のトランジスタのエ
ミツタと上記第１の電位供給源間に接続される第
１のスイツチ手段と、ベースが上記第１のトラン
ジスタのエミツタに接続される第２極性の第２の
トランジスタと、エミツタが上記第２のトランジ
スタのエミツタに、コレクタが上記第２のトラン
ジスタのコレクタにそれぞれ接続される第２極性
の第３のトランジスタと、上記第３のトランジス
タのベースに第１の基準電圧を与える基準電圧発
生手段と、ベースにＡ／Ｄ変換の際の基準となる
第１の入力電圧に対応した電流が供給され、コレ
クタが上記第１の電位供給源に接続される第１極
性の第４のトランジスタと、上記第４のトランジ
スタのエミツタに電流を供給する第２の電流供給
手段と、上記第４のトランジスタのエミツタと上
記第１の電位供給源間に接続される第２のスイツ
チ手段と、ベースが上記第４のトランジスタのエ
ミツタに接続され、コレクタが上記第３のトラン
ジスタのコレクタに、エミツタが上記第３のトラ
ンジスタのエミツタにそれぞれ接続される第２極
性の第５のトランジスタと、ベースにＡ／Ｄ変換
の際の基準となる第２の入力電圧に対応した電流
が供給され、コレクタが上記第１の電位供給源に
接続される第１極性の第６のトランジスタと、上
記第６のトランジスタのエミツタに電流を供給す
る第３の電流供給手段と、上記第６のトランジス
タのエミツタと上記第１の電位供給源間に接続さ
れる第３のスイツチ手段と、ベースが上記第６の
トランジスタのエミツタに接続され、コレクタが
上記第３のトランジスタのコレクタに、エミツタ
が上記第３のトランジスタのエミツタにそれぞれ
接続される第２極性の第７のトランジスタと、コ
レクタとベースが共通接続され、エミツタが上記
第３のトランジスタのエミツタに接続される第２
極性の第８のトランジスタと、上記第２、第３、
第５、第７及び第８のトランジスタのコレクタに
それぞれ第２の電位供給源から電流を供給するカ
レントミラー回路と、上記第３及び第８のトラン
ジスタのエミツタ共通接続点に一端が接続される
第１の電流源と、上記第１の電流源の他端と上記
第１の電位供給源間に設けられる第４のスイツチ
手段と、上記第８のトランジスタのベースと上記
第１の電位供給源との間に接続されるコンデンサ
と、上記第８のトランジスタのベースに一端が接
続される第２の電流源と、上記第２の電流源の他
端と上記第１の電位供給源との間に設けられる第
５のスイツチ手段と、上記コンデンサの充電電圧
と第２の基準電圧とを比較する比較手段と、上記
比較手段の出力に基づいて上記コンデンサの放電
開始から上記コンデンサの充電電圧が上記第２の
基準電圧に低下するまでの時間を計時する計時手
段と、この計時手段の出力に基づいてデイジタル
信号を得る演算手段と、上記第１乃至第５のスイ
ツチ手段、計時手段、及び演算手段を制御する制
御手段とを具備し、上記第１、第２の入力電圧の
Ａ／Ｄ変換値に基づいてアナログ入力電圧のＡ／
Ｄ変換値を得、上記第１の基準電圧は上記第２の
基準電圧よりも高く、且つ上記第１、第２の入力
電圧のうち低い方の入力電圧で充電された上記コ
ンデンサの電圧よりも低いことを特徴とするＡ／
Ｄコンバータ。 ２ ベースにアナログ入力電圧に対応した電流が
供給され、コレクタが第１の電位供給源に接続さ
れる第１極性の第１のトランジスタと、上記第１
のトランジスタのエミツタに電流を供給する第１
の電流供給手段と、上記第１のトランジスタのエ
ミツタと上記第１の電位供給源間に接続される第
１のスイツチ手段と、ベースが上記第１のトラン
ジスタのエミツタに接続される第２極性の第２の
トランジスタと、ベースにＡ／Ｄ変換の際の基準
となる第１の入力電圧に対応した電流が供給さ
れ、コレクタが上記第１の電位供給源に接続され
る第１極性の第３のトランジスタと、上記第３の
トランジスタのエミツタに電流を供給する第２の
電流供給手段と、上記第３のトランジスタのエミ
ツタと上記第１の電位供給源間に接続される第２
のスイツチ手段と、ベースが上記第３のトランジ
スタのエミツタに接続され、コレクタが上記第２
のトランジスタのコレクタに、エミツタが上記第
２のトランジスタのエミツタにそれぞれ接続され
る第２極性の第４のトランジスタと、ベースに
Ａ／Ｄ変換の際の基準となる第２の入力電圧に対
応した電流が供給され、コレクタが上記第１の電
位供給源に接続される第１極性の第５のトランジ
スタと、上記第５のトランジスタのエミツタに電
流を供給する第３の電流供給手段と、上記第５の
トランジスタのエミツタと上記第１の電位供給源
間に接続される第３のスイツチ手段と、ベースが
上記第５のトランジスタのエミツタに接続され、
コレクタが上記第２のトランジスタのコレクタ
に、エミツタが上記第２のトランジスタのエミツ
タにそれぞれ接続される第２極性の第６のトラン
ジスタと、コレクタとベースが共通接続され、エ
ミツタが上記第２のトランジスタのエミツタに接
続される第２極性の第７のトランジスタと、上記
第２、第４、第６及び第７のトランジスタのコレ
クタにそれぞれ第２の電位供給源から電流を供給
する第１のカレントミラー回路と、上記第２、第
４、第６及び第７のトランジスタのエミツタ共通
接続点に一端が接続される第１の電流源と、上記
第１の電流源の他端と上記第１の電位供給源間に
設けられる第４のスイツチ手段と、第１の基準電
圧を出力する基準電圧発生手段と、上記基準電圧
発生手段の出力端がベースに接続される第２極性
の第８のトランジスタと、エミツタが上記第８の
トランジスタのエミツタと共通接続され、ベース
が上記第７のトランジスタのベース及びコレクタ
に接続される第２極性の第９のトランジスタと、
上記第８及び第９トランジスタのコレクタにそれ
ぞれ第２の電位供給源から電流を供給する第２の
カレントミラー回路と、アノードが上記第１のカ
レントミラー回路の一方の出力端に接続され、カ
ソードが上記第８のトランジスタのコレクタに接
続されるダイオードと、上記第８、第９トランジ
スタのエミツタ共通接続点に一端が接続される第
２の電流源と、上記第２の電流源の他端と上記第
１の電位供給源間に設けられる第５のスイツチ手
段と、上記第７のトランジスタのベースと上記第
１の電位供給源との間に接続されるコンデンサ
と、上記第７のトランジスタのベースに一端が接
続される第３の電流源と、上記第３の電流源の他
端と上記第１の電位供給源との間に設けられる第
６のスイツチ手段と、上記コンデンサの充電電圧
と第２の基準電圧とを比較する比較手段と、上記
比較手段の出力に基づいて上記コンデンサの放電
開始から上記コンデンサの充電電圧が上記第２の
基準電圧に低下するまでの時間を計時する計時手
段と、この計時手段の出力に基づいてデイジタル
信号を得る演算手段と、上記第１乃至第６のスイ
ツチ手段、計時手段及び演算手段を制御する制御
手段とを具備し、上記第１、第２の入力電圧の
Ａ／Ｄ変換値に基づいてアナログ入力電圧のＡ／
Ｄ変換値を得、上記第１の基準電圧は上記第２の
基準電圧よりも高く、且つ上記第１、第２の入力
電圧のうち低い方の入力電圧で充電された上記コ
ンデンサの電圧よりも低いことを特徴とするＡ／
Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24434085A JPS62104321A (ja) | 1985-10-31 | 1985-10-31 | Ａ／ｄコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24434085A JPS62104321A (ja) | 1985-10-31 | 1985-10-31 | Ａ／ｄコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104321A JPS62104321A (ja) | 1987-05-14 |
| JPH02895B2 true JPH02895B2 (ja) | 1990-01-09 |
Family
ID=17117249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24434085A Granted JPS62104321A (ja) | 1985-10-31 | 1985-10-31 | Ａ／ｄコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104321A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116065A (en) * | 1977-03-22 | 1978-10-11 | Hitachi Ltd | A/d converting circuit |
| JPS5448470A (en) * | 1977-08-29 | 1979-04-17 | Hitachi Ltd | A/d conversion circuit |
| JPS6037829A (ja) * | 1983-08-10 | 1985-02-27 | Fujitsu Ten Ltd | Ａ／ｄコンバ−タ |
-
1985
- 1985-10-31 JP JP24434085A patent/JPS62104321A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116065A (en) * | 1977-03-22 | 1978-10-11 | Hitachi Ltd | A/d converting circuit |
| JPS5448470A (en) * | 1977-08-29 | 1979-04-17 | Hitachi Ltd | A/d conversion circuit |
| JPS6037829A (ja) * | 1983-08-10 | 1985-02-27 | Fujitsu Ten Ltd | Ａ／ｄコンバ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62104321A (ja) | 1987-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0420238B2 (ja) | ||
| US4163193A (en) | Battery voltage detecting apparatus for an electronic timepiece | |
| JP2002107428A (ja) | 電流／周波数コンバータおよびこれを内蔵する充電電池並びに充電電池パック | |
| JPS6276099A (ja) | サンプル・アンド・ホ−ルド回路 | |
| JPH02895B2 (ja) | ||
| JP3019353B2 (ja) | 充電装置 | |
| US6184731B1 (en) | Reset signal generation circuit | |
| JPS5914739Y2 (ja) | 露出計におけるデジタル表示回路 | |
| US4939519A (en) | Apparatus for method and a high precision analog-to-digital converter | |
| JP3036756B2 (ja) | 発振回路 | |
| JPH0427516B2 (ja) | ||
| JP2009229165A (ja) | クーロンカウンタ、その内部電源制御方法 | |
| JPH11163725A (ja) | サンプリングａ／ｄ変換器 | |
| JPH0241954Y2 (ja) | ||
| JPH0145250B2 (ja) | ||
| JPS62614B2 (ja) | ||
| JPH057778Y2 (ja) | ||
| JPH08214467A (ja) | 二次電池の充電回路 | |
| JPS6149856B2 (ja) | ||
| JPH0526825Y2 (ja) | ||
| JPS6142358B2 (ja) | ||
| JPS6218991Y2 (ja) | ||
| JP3036280B2 (ja) | タイマー回路 | |
| JPS6236408B2 (ja) | ||
| JPH0648434Y2 (ja) | 電圧―パルス幅変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |