JPH02895B2 - - Google Patents
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- JPH02895B2 JPH02895B2 JP60244340A JP24434085A JPH02895B2 JP H02895 B2 JPH02895 B2 JP H02895B2 JP 60244340 A JP60244340 A JP 60244340A JP 24434085 A JP24434085 A JP 24434085A JP H02895 B2 JPH02895 B2 JP H02895B2
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は、バイポーラ型のトランジスタによ
つて構成される積分型のA/Dコンバータに関す
る。 [発明の技術的背景] 従来、この種のA/Dコンバータは、例えば第
4図に示すように構成されている。すなわち、ア
ナログ入力電圧AVinが供給される入力端子11
には、ダイオード12のカソードが接続され、こ
のダイオード12のアノードにはダイオード13
のカソードが接続される。上記ダイオード13の
アノードには、スイツチ15の固定接点15aが
接続されるとともに、負荷抵抗14を介して電源
Vccが接続される。上記スイツチ15の可動接点
15bには、コンデンサ16の一方の電極が接続
され、このコンデンサ16の他方の電極には接地
点が接続される。また、上記スイツチ15の固定
接点15cと接地点間には、定電流源17が接続
される。上記スイツチ15の可動接点15bに
は、コンパレータ18の非反転入力端(+)が接
続され、このコンパレータ18の反転入力端
(−)には、基準電流Vref1を発生する電源19
の正極が接続される。この電源19の負極には接
地点が接続される。上記コンパレータ18の出力
端には、パルスカウンタ20の入力端が接続さ
れ、このパルスカウンタ20の出力端には演算回
路21の入力端が接続される。そして、制御回路
22の出力により、上記スイツチ15および上記
パルスカウンタ20、演算回路21が制御される
とともに、上記パルスカウンタ20にクロツク信
号φが供給され、上記演算回路21からデイジタ
ル出力Doutを得るようになつている。 なお、上記ダイオード12,13は、アナログ
入力電圧AVinが0Vの時、コンデンサ16をその
順方向降下電圧のレベルに充電することにより、
コンデンサ16の放電電圧の線形性の高い領域の
み利用して高精度化を図るものである。 次に、上記のような構成において動作を説明す
る。まず、制御回路22の出力によりスイツチ1
5が制御され、可動接点15bが固定接点15a
に接続されると、コンデンサ16がアナログ入力
電圧AVinに対応した電圧に充電される。この
時、コンデンサ16には、ダイオード12,13
の順方向降下電圧分が重畳された電圧が印加され
る。上記コンデンサ16の充電電圧が電源19の
基準電圧Vref1より高くなると、コンパレータ
18の出力がハイ(“H”)レベルとなる。次に、
制御回路22の出力によりスイツチ15が制御さ
れ、可動接点15bが固定接点15cに接続され
る。これによつてコンデンサ16の充電電圧が定
電流源17により放電されるとともに、パルスカ
ウンタ20によるクロツク信号φの計数動作が開
始される。そして、上記コンデンサ16の充電電
圧が基準電圧Vref1より低くなると、コンパレ
ータ18の出力が“H”レベルからロー(“L”)
レベルに変化する。この変化を捕えてパルスカウ
ンタ20の計数動作が停止される。次に、上記パ
ルスカウンタ20の計数値を演算回路21に供給
し、この演算回路21により所定の演算を行なつ
てデイジタル出力Doutを得る。以下、上述した
動作を順次繰り返すことにより、アナログ入力電
圧AVinをA/D変換したデイジタル出力Doutを
得る。 [背景技術の問題点] しかし、上記のような構成では、アナログ入力
電圧AVinが負電圧の場合には、コンパレータ1
8の出力が“H”レベルとなることがなく、コン
パレータ18の出力が“H”レベルから“L”レ
ベルに変化する瞬間を捕えて計数動作を制御する
ようなカウンタ(例えば1チツプマイクロコンピ
ユータに内蔵されている簡素なカウンタ)では正
常な計数動作ができない欠点がある。 [発明の目的] この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、アナログ入
力電圧が所定値以下で計測できない領域において
もコンパレータの出力信号をカウンタの計数開始
より遅らせてハイレベルからローレベルに変化さ
せ、パルスカウンタの計数動作が異常とならない
ようにするとともに、正常なアナログ入力電圧の
場合に最少限の構成素子数で高精度なA/D変換
が行なえるA/Dコンバータを提供することであ
る。 [発明の概要] すなわち、この発明においては、上記の目的を
達成するために、アナログ入力電圧が所定の値よ
り低い際に、コンデンサを検出可能な最低レベル
よりも高い電位に充電するためのクランプ回路を
設けたものである。また、回路を構成する素子を
共用することにより素子数が削減でき、高集積化
に好適なA/Dコンバータを提供することであ
る。 [発明の実施例] 以下、この発明の一実施例について図面を参照
して説明する。第1図において、前記第4図と同
一構成部には同じ符号を付す。第1図に示すA/
Dコンバータは、3つの入力端子23,11およ
び24を有しており、入力端子23には例えば
0V、入力端子11にはアナログ入力電圧AVin、
入力端子24には例えば5Vがそれぞれ印加され
るようになつている。そして、0Vと5Vの各入力
電圧を基準としてアナログ入力電圧AVinのA/
D変換を行なうことにより、変換精度の高精度化
を図つている。上記各入力端子23,11,24
にはそれぞれ、コレクタが接地されたPNP型の
バイポーラトランジスタ25,26,27のベー
スが接続される。これらトランジスタ25,2
6,27のエミツタにはそれぞれ、定電流源2
8,29,30が接続されるとともに、コレクタ
が接地されたPNP型のバイポーラトランジスタ
31,32,33のベースが接続される。上記各
トランジスタ31,32,33のエミツタと接地
点間には、制御回路22からのスイツチ制御信号
S1,S2,S3でオン/オフ制御されるスイツ
チ34,35,36が接続される。また、上記ト
ランジスタ31,32,33のエミツタにはそれ
ぞれ、定電流源37,38,39が接続されると
ともに、NPN型のバイポーラトランジスタ40,
41,42のベースが接続される。上記各トラン
ジスタ40,41,42の各コレクタおよび各エ
ミツタはそれぞれ共通接続されており、これらコ
レクタ接続点およびエミツタ接続点には、NPN
型のバイポーラトランジスタ43のコレクタおよ
びエミツタが各々接続される。このトランジスタ
43のベースには、基準電圧Vref2を発生する
電源44の正極が接続される。上記トランジスタ
43と電源44は、クランプ回路を構成してお
り、基準電圧Vref2は、「Vref1<Vref2<
ΔVBE」なる電圧に設定されている。なお、ΔVBE
は測定すべき最小電圧で電されるコンデンサ16
の電圧である。上記トランジスタ43のエミツタ
には、コレクタ、ベース間が接続されたNPN型
のバイポーラトランジスタ45のエミツタが接続
される。上記トランジスタ43,45のエミツタ
共通接続点と接地点間には、定電流源46および
上記制御回路22からのスイツチ制御信号S4で
オン/オフ制御されるスイツチ47が接続され
る。また、上記トランジスタ43,45のコレク
タと電源Vcc間にはそれぞれ、カレントミラー回
路を構成するNPN型のバイポーラトランジスタ
48,49のコレクタ、エミツタがそれぞれ接続
される。上記トランジスタ48,49のベースは
共通接続され、このベース共通接続点には上記ト
ランジスタ43のコレクタが接続される。上記ト
ランジスタ45のベースには、コンパレータ18
の非反転入力端(+)が接続され、この非反転入
力端(+)と接地点間にはコンデンサ16が接続
されるとともに、定電流源17、上記制御回路2
2からのスイツチ制御信号S5でオン/オフ制御
されるスイツチ50が直列接続される。上記コン
パレータ18の反転入力端(−)には、基準電圧
Vref1を発生する電源19の正極が接続され、
この電源19の負極には接地点が接続される。上
記コンパレータ18の出力端には、パルスカウン
タ20の入力端が接続され、このパルスカウンタ
20の出力端には演算回路21の入力端が接続さ
れる。この演算回路21には、上記パルスカウン
タ20から出力される計数値を記憶するためのメ
モリが設けられている。そして、制御回路22の
出力により、上記スイツチ34,35,36,4
7,50および上記パルスカウンタ20、演算回
路21が制御されるとともに、上記パルスカウン
タ20にクロツク信号φが供給される。そして、
上記演算回路21からアナログ入力電圧AVinを
A/D変換したデイジタル出力Doutを得るよう
にして成る。なお、上記トランジスタ45,4
8,49、定電流源46、及びスイツチ47は、
トランジスタ40〜43で共用されている。 次に、上記のような構成において第2図のタイ
ミングチヤートを参照しつつ動作を説明する。時
刻t1にスイツチ制御信号S1,S5が“L”レベ
ル、スイツチ制御信号S4が“H”レベルとなる
(この時、スイツチ制御信号S2,S3は“H”
レベルが維持される)と、スイツチ34,50が
オフ状態、スイツチ35,36,47がオン状態
となり、コンデンサ16へ入力端子23に印加さ
れる0Vの電圧に対応した電圧での充電が開始さ
れる。この時、トランジスタ43はオフ状態が維
持される。そして、時刻t2にコンデンサ16の充
電電圧が基準電圧Vref1より高くなると、コン
パレータ18の出力が“H”レベルとなる。次の
時刻t4に、スイツチ制御信号S1,S5が“H”
レベル、S4が“L”レベルとなると、定電流源
17によるコンデンサ16の放電が開始される。
この放電によりコンデンサ16の充電電圧が低下
し、基準電圧Vref1より低くなる時刻t4に、コ
ンパレータ18の出力が“L”レベルとなる。上
記コンデンサ16の放電が開始される時刻t4か
ら、上記コンパレータ18の出力が“H”レベル
から“L”レベルに変化する時刻t5時点で計数値
が演算回路21に供給されて記憶される。 次の時刻t5に、スイツチ制御信号S3,S5が
“L”レベル、スイツチ制御信号S4が、“H”レ
ベルとなる(この時、スイツチ制御信号S1,S
2は“H”レベルが維持される)と、スイツチ3
6,50がオフ状態、スイツチ34,35,47
がオン状態となり、コンデンサ16へ入力端子2
4に印加される5Vの電圧に対応した電圧での充
電が開始される。この時、トランジスタ43はオ
フ状態が維持される。そして、時刻t6にコンデン
サ16の充電電圧が基準電圧Vref1より高くな
ると、コンパレータ18の出力が“H”レベルと
なる。次の時刻t7に、スイツチ制御信号S3,S
5が“H”レベル、S4が“L”レベルとなる
と、定電流源17によるコンデンサ16の放電が
開始される。この放電によりコンデンサ16の充
電電圧が低下し、基準電圧Vref1より低くなる
時刻t8に、コンパレータ18の出力が“L”レベ
ルとなる。上記コンデンサ16の放電が開始され
る時刻t7から、上記コンパレータ18の出力が
“H”レベルから“L”レベルに変化する時刻t8
の時点での計数値が演算回路21に供給されて記
憶される。 次の時刻t9に、スイツチ制御信号S2,S5が
“L”レベル、スイツチ制御信号S4が“H”レ
ベルとなる(この時、スイツチ制御信号S1,S
3は“H”レベルが維持される)と、スイツチ3
5,50がオフ状態、スイツチ34,36,47
がオン状態となり、コンデンサ16へ入力端子1
1に印加されるアナログ入力電圧AVinに対応し
た電圧での充電が開始される。この時、アナログ
入力電圧AVinが正の電圧であればトランジスタ
43のオフ状態が維持され、時刻t10〜t12に上述
した入力電圧が0Vおよび5Vの場合と同様にして
上記演算回路21にパルスカウンタ20の出力を
供給し、演算回路21により所定の演算を行なつ
てデイジタル出力Doutを得る。一方、アナログ
入力電圧AVinが負電圧の場合には、トランジス
タ41がオフ状態となり、基準電圧Vref2に対
応した電圧でコンデンサ16の充電が行われる。
上記基準電圧Vref2はVref1より高いので、コ
ンデンサ16の充電電圧がVref1を越える時刻
t10にコンパレータ18の出力が“H”レベルと
なる。そして、時刻t11に、スイツチ制御信号S
2,S5が“L”レベル、S4が“H”レベルと
なると、定電流源17によるコンデンサ16の放
電が開始される。この放電によりコンデンサ16
の充電電圧がVref1より低下した時刻t12′に、コ
ンパレータ18の出力が“L”レベルとなる。従
つて、アナログ入力電圧AVinが正電圧の時は、
コンパレータ18の出力は実線で示すように時刻
t10、t12間“H”レベルとなり、負電圧の時は破
線で示すように時刻t10、t12′間“H”レベルと
なる。そして、上記コンデンサ16の放電開始か
ら上記コンパレータ18の出力が“H”レベルか
ら“L”レベルに変化するまでの期間のクロツク
信号φの数を計数して演算回路21に記憶すると
ともに、この計数値と上記演算回路21に先に記
憶された入力電圧が0Vと5Vの場合の計数値とに
基づいて所定の演算を行ないデイジタル出力
Doutを得る。この際、前述した0Vおよび5Vの入
力電圧のA/D変換データを基準とすることによ
り、アナログ入力電圧AVinのデイジタル変換出
力Doutの高精度化を図る。すなわち、入力電圧
が0Vの時に得られた計数値をT0、5Vの時に得ら
れた計数値をT5、アナログ入力電圧AVinにより
得られた計数値をTin、入力電圧24の印加電圧
をV24とした時、 Dout=Tin−T0/T5−T0×V24 とすれば良い。 従つて、このような構成によれば、アナログ入
力電圧AVinが負電圧であつても、トランジスタ
43および電源44によつてコンデンサ16の充
電電圧がコンパレータ18の反転入力端子(−)
に印加される電圧Vref1より高くなるように設
定できるので、コンパレータ18の出力はコンデ
ンサ16の放電開始後確実に“H”レベルから
“L”レベルに反転するため、1チツプマイクロ
コンピユータ等に内蔵された簡素なカウンタを使
用してA/D変換を行なうことができる。 第3図は、この発明の他の実施例を示すもの
で、前記第1図の回路よりもさらにA/D変換の
高精度化を図つたものである。第3図において、
前記第1図と同一構成部分には同じ符号を付して
その詳細な説明は省略する。すなわち、トランジ
スタ48,49のベース共通接続点にはダイオー
ド51のアノードが接続され、このダイオード5
1のカソードにはPNP型のバイポーラトランジ
スタ52のコレクタが共通接続される。上記トラ
ンジスタ52は、PNP型のバイポーラトランジ
スタ53とともにカレントミラー回路を構成して
おり、トランジスタ52,53のベース共通接続
点にはトランジスタ53のコレクタが接続され
る。上記各トランジスタ52,53のコレクタに
は前記クランプ回路を構成するトランジスタ43
およびNPN型のバイポーラトランジスタ54の
コレクタがそれぞれ接続される。上記トランジス
タ43,54のエミツタは共通接続され、このエ
ミツタ共通接続点と接地点間には、定電流源55
および制御回路22から出力されるスイツチ制御
信号S4によつてオン/オフ制御されるスイツチ
56が直列接続される。そして、上記トランジス
タ54のベースには、コンパレータ18の非反転
入力端(+)が接続されて成る。 このような構成によれば、A/D変換の精度を
さらに向上できる。すなわち、前記第1図の回路
ではアナログ入力電圧AVinが基準電圧Vref2に
近い場合、トランジスタ41,43のオン/オフ
が完全に定まらず誤差が生ずるが、第3図に示す
如くトランジスタ52,53,43,54、電源
44、定電流源55およびスイツチ56から成る
コンパレータ57を設けることにより、このコン
パレータ57の増幅作用を利用してトランジスタ
41,43のオン/オフを完全にでき、高精度化
を図れる。 [発明の効果] 以上説明したようにこの発明によれば、アナロ
グ入力電圧が所定値以下で計測できない領域にお
いてもコンパレータの出力信号をカウンタの計数
開始より遅らせてハイレベルからローレベルに変
化させ、パルスカウンタの計数動作が異常となら
ないようにするとともに、正常なアナログ入力電
圧の場合に最少限の素子数で高精度なA/D変換
が行なえるA/Dコンバータが得られる。
つて構成される積分型のA/Dコンバータに関す
る。 [発明の技術的背景] 従来、この種のA/Dコンバータは、例えば第
4図に示すように構成されている。すなわち、ア
ナログ入力電圧AVinが供給される入力端子11
には、ダイオード12のカソードが接続され、こ
のダイオード12のアノードにはダイオード13
のカソードが接続される。上記ダイオード13の
アノードには、スイツチ15の固定接点15aが
接続されるとともに、負荷抵抗14を介して電源
Vccが接続される。上記スイツチ15の可動接点
15bには、コンデンサ16の一方の電極が接続
され、このコンデンサ16の他方の電極には接地
点が接続される。また、上記スイツチ15の固定
接点15cと接地点間には、定電流源17が接続
される。上記スイツチ15の可動接点15bに
は、コンパレータ18の非反転入力端(+)が接
続され、このコンパレータ18の反転入力端
(−)には、基準電流Vref1を発生する電源19
の正極が接続される。この電源19の負極には接
地点が接続される。上記コンパレータ18の出力
端には、パルスカウンタ20の入力端が接続さ
れ、このパルスカウンタ20の出力端には演算回
路21の入力端が接続される。そして、制御回路
22の出力により、上記スイツチ15および上記
パルスカウンタ20、演算回路21が制御される
とともに、上記パルスカウンタ20にクロツク信
号φが供給され、上記演算回路21からデイジタ
ル出力Doutを得るようになつている。 なお、上記ダイオード12,13は、アナログ
入力電圧AVinが0Vの時、コンデンサ16をその
順方向降下電圧のレベルに充電することにより、
コンデンサ16の放電電圧の線形性の高い領域の
み利用して高精度化を図るものである。 次に、上記のような構成において動作を説明す
る。まず、制御回路22の出力によりスイツチ1
5が制御され、可動接点15bが固定接点15a
に接続されると、コンデンサ16がアナログ入力
電圧AVinに対応した電圧に充電される。この
時、コンデンサ16には、ダイオード12,13
の順方向降下電圧分が重畳された電圧が印加され
る。上記コンデンサ16の充電電圧が電源19の
基準電圧Vref1より高くなると、コンパレータ
18の出力がハイ(“H”)レベルとなる。次に、
制御回路22の出力によりスイツチ15が制御さ
れ、可動接点15bが固定接点15cに接続され
る。これによつてコンデンサ16の充電電圧が定
電流源17により放電されるとともに、パルスカ
ウンタ20によるクロツク信号φの計数動作が開
始される。そして、上記コンデンサ16の充電電
圧が基準電圧Vref1より低くなると、コンパレ
ータ18の出力が“H”レベルからロー(“L”)
レベルに変化する。この変化を捕えてパルスカウ
ンタ20の計数動作が停止される。次に、上記パ
ルスカウンタ20の計数値を演算回路21に供給
し、この演算回路21により所定の演算を行なつ
てデイジタル出力Doutを得る。以下、上述した
動作を順次繰り返すことにより、アナログ入力電
圧AVinをA/D変換したデイジタル出力Doutを
得る。 [背景技術の問題点] しかし、上記のような構成では、アナログ入力
電圧AVinが負電圧の場合には、コンパレータ1
8の出力が“H”レベルとなることがなく、コン
パレータ18の出力が“H”レベルから“L”レ
ベルに変化する瞬間を捕えて計数動作を制御する
ようなカウンタ(例えば1チツプマイクロコンピ
ユータに内蔵されている簡素なカウンタ)では正
常な計数動作ができない欠点がある。 [発明の目的] この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、アナログ入
力電圧が所定値以下で計測できない領域において
もコンパレータの出力信号をカウンタの計数開始
より遅らせてハイレベルからローレベルに変化さ
せ、パルスカウンタの計数動作が異常とならない
ようにするとともに、正常なアナログ入力電圧の
場合に最少限の構成素子数で高精度なA/D変換
が行なえるA/Dコンバータを提供することであ
る。 [発明の概要] すなわち、この発明においては、上記の目的を
達成するために、アナログ入力電圧が所定の値よ
り低い際に、コンデンサを検出可能な最低レベル
よりも高い電位に充電するためのクランプ回路を
設けたものである。また、回路を構成する素子を
共用することにより素子数が削減でき、高集積化
に好適なA/Dコンバータを提供することであ
る。 [発明の実施例] 以下、この発明の一実施例について図面を参照
して説明する。第1図において、前記第4図と同
一構成部には同じ符号を付す。第1図に示すA/
Dコンバータは、3つの入力端子23,11およ
び24を有しており、入力端子23には例えば
0V、入力端子11にはアナログ入力電圧AVin、
入力端子24には例えば5Vがそれぞれ印加され
るようになつている。そして、0Vと5Vの各入力
電圧を基準としてアナログ入力電圧AVinのA/
D変換を行なうことにより、変換精度の高精度化
を図つている。上記各入力端子23,11,24
にはそれぞれ、コレクタが接地されたPNP型の
バイポーラトランジスタ25,26,27のベー
スが接続される。これらトランジスタ25,2
6,27のエミツタにはそれぞれ、定電流源2
8,29,30が接続されるとともに、コレクタ
が接地されたPNP型のバイポーラトランジスタ
31,32,33のベースが接続される。上記各
トランジスタ31,32,33のエミツタと接地
点間には、制御回路22からのスイツチ制御信号
S1,S2,S3でオン/オフ制御されるスイツ
チ34,35,36が接続される。また、上記ト
ランジスタ31,32,33のエミツタにはそれ
ぞれ、定電流源37,38,39が接続されると
ともに、NPN型のバイポーラトランジスタ40,
41,42のベースが接続される。上記各トラン
ジスタ40,41,42の各コレクタおよび各エ
ミツタはそれぞれ共通接続されており、これらコ
レクタ接続点およびエミツタ接続点には、NPN
型のバイポーラトランジスタ43のコレクタおよ
びエミツタが各々接続される。このトランジスタ
43のベースには、基準電圧Vref2を発生する
電源44の正極が接続される。上記トランジスタ
43と電源44は、クランプ回路を構成してお
り、基準電圧Vref2は、「Vref1<Vref2<
ΔVBE」なる電圧に設定されている。なお、ΔVBE
は測定すべき最小電圧で電されるコンデンサ16
の電圧である。上記トランジスタ43のエミツタ
には、コレクタ、ベース間が接続されたNPN型
のバイポーラトランジスタ45のエミツタが接続
される。上記トランジスタ43,45のエミツタ
共通接続点と接地点間には、定電流源46および
上記制御回路22からのスイツチ制御信号S4で
オン/オフ制御されるスイツチ47が接続され
る。また、上記トランジスタ43,45のコレク
タと電源Vcc間にはそれぞれ、カレントミラー回
路を構成するNPN型のバイポーラトランジスタ
48,49のコレクタ、エミツタがそれぞれ接続
される。上記トランジスタ48,49のベースは
共通接続され、このベース共通接続点には上記ト
ランジスタ43のコレクタが接続される。上記ト
ランジスタ45のベースには、コンパレータ18
の非反転入力端(+)が接続され、この非反転入
力端(+)と接地点間にはコンデンサ16が接続
されるとともに、定電流源17、上記制御回路2
2からのスイツチ制御信号S5でオン/オフ制御
されるスイツチ50が直列接続される。上記コン
パレータ18の反転入力端(−)には、基準電圧
Vref1を発生する電源19の正極が接続され、
この電源19の負極には接地点が接続される。上
記コンパレータ18の出力端には、パルスカウン
タ20の入力端が接続され、このパルスカウンタ
20の出力端には演算回路21の入力端が接続さ
れる。この演算回路21には、上記パルスカウン
タ20から出力される計数値を記憶するためのメ
モリが設けられている。そして、制御回路22の
出力により、上記スイツチ34,35,36,4
7,50および上記パルスカウンタ20、演算回
路21が制御されるとともに、上記パルスカウン
タ20にクロツク信号φが供給される。そして、
上記演算回路21からアナログ入力電圧AVinを
A/D変換したデイジタル出力Doutを得るよう
にして成る。なお、上記トランジスタ45,4
8,49、定電流源46、及びスイツチ47は、
トランジスタ40〜43で共用されている。 次に、上記のような構成において第2図のタイ
ミングチヤートを参照しつつ動作を説明する。時
刻t1にスイツチ制御信号S1,S5が“L”レベ
ル、スイツチ制御信号S4が“H”レベルとなる
(この時、スイツチ制御信号S2,S3は“H”
レベルが維持される)と、スイツチ34,50が
オフ状態、スイツチ35,36,47がオン状態
となり、コンデンサ16へ入力端子23に印加さ
れる0Vの電圧に対応した電圧での充電が開始さ
れる。この時、トランジスタ43はオフ状態が維
持される。そして、時刻t2にコンデンサ16の充
電電圧が基準電圧Vref1より高くなると、コン
パレータ18の出力が“H”レベルとなる。次の
時刻t4に、スイツチ制御信号S1,S5が“H”
レベル、S4が“L”レベルとなると、定電流源
17によるコンデンサ16の放電が開始される。
この放電によりコンデンサ16の充電電圧が低下
し、基準電圧Vref1より低くなる時刻t4に、コ
ンパレータ18の出力が“L”レベルとなる。上
記コンデンサ16の放電が開始される時刻t4か
ら、上記コンパレータ18の出力が“H”レベル
から“L”レベルに変化する時刻t5時点で計数値
が演算回路21に供給されて記憶される。 次の時刻t5に、スイツチ制御信号S3,S5が
“L”レベル、スイツチ制御信号S4が、“H”レ
ベルとなる(この時、スイツチ制御信号S1,S
2は“H”レベルが維持される)と、スイツチ3
6,50がオフ状態、スイツチ34,35,47
がオン状態となり、コンデンサ16へ入力端子2
4に印加される5Vの電圧に対応した電圧での充
電が開始される。この時、トランジスタ43はオ
フ状態が維持される。そして、時刻t6にコンデン
サ16の充電電圧が基準電圧Vref1より高くな
ると、コンパレータ18の出力が“H”レベルと
なる。次の時刻t7に、スイツチ制御信号S3,S
5が“H”レベル、S4が“L”レベルとなる
と、定電流源17によるコンデンサ16の放電が
開始される。この放電によりコンデンサ16の充
電電圧が低下し、基準電圧Vref1より低くなる
時刻t8に、コンパレータ18の出力が“L”レベ
ルとなる。上記コンデンサ16の放電が開始され
る時刻t7から、上記コンパレータ18の出力が
“H”レベルから“L”レベルに変化する時刻t8
の時点での計数値が演算回路21に供給されて記
憶される。 次の時刻t9に、スイツチ制御信号S2,S5が
“L”レベル、スイツチ制御信号S4が“H”レ
ベルとなる(この時、スイツチ制御信号S1,S
3は“H”レベルが維持される)と、スイツチ3
5,50がオフ状態、スイツチ34,36,47
がオン状態となり、コンデンサ16へ入力端子1
1に印加されるアナログ入力電圧AVinに対応し
た電圧での充電が開始される。この時、アナログ
入力電圧AVinが正の電圧であればトランジスタ
43のオフ状態が維持され、時刻t10〜t12に上述
した入力電圧が0Vおよび5Vの場合と同様にして
上記演算回路21にパルスカウンタ20の出力を
供給し、演算回路21により所定の演算を行なつ
てデイジタル出力Doutを得る。一方、アナログ
入力電圧AVinが負電圧の場合には、トランジス
タ41がオフ状態となり、基準電圧Vref2に対
応した電圧でコンデンサ16の充電が行われる。
上記基準電圧Vref2はVref1より高いので、コ
ンデンサ16の充電電圧がVref1を越える時刻
t10にコンパレータ18の出力が“H”レベルと
なる。そして、時刻t11に、スイツチ制御信号S
2,S5が“L”レベル、S4が“H”レベルと
なると、定電流源17によるコンデンサ16の放
電が開始される。この放電によりコンデンサ16
の充電電圧がVref1より低下した時刻t12′に、コ
ンパレータ18の出力が“L”レベルとなる。従
つて、アナログ入力電圧AVinが正電圧の時は、
コンパレータ18の出力は実線で示すように時刻
t10、t12間“H”レベルとなり、負電圧の時は破
線で示すように時刻t10、t12′間“H”レベルと
なる。そして、上記コンデンサ16の放電開始か
ら上記コンパレータ18の出力が“H”レベルか
ら“L”レベルに変化するまでの期間のクロツク
信号φの数を計数して演算回路21に記憶すると
ともに、この計数値と上記演算回路21に先に記
憶された入力電圧が0Vと5Vの場合の計数値とに
基づいて所定の演算を行ないデイジタル出力
Doutを得る。この際、前述した0Vおよび5Vの入
力電圧のA/D変換データを基準とすることによ
り、アナログ入力電圧AVinのデイジタル変換出
力Doutの高精度化を図る。すなわち、入力電圧
が0Vの時に得られた計数値をT0、5Vの時に得ら
れた計数値をT5、アナログ入力電圧AVinにより
得られた計数値をTin、入力電圧24の印加電圧
をV24とした時、 Dout=Tin−T0/T5−T0×V24 とすれば良い。 従つて、このような構成によれば、アナログ入
力電圧AVinが負電圧であつても、トランジスタ
43および電源44によつてコンデンサ16の充
電電圧がコンパレータ18の反転入力端子(−)
に印加される電圧Vref1より高くなるように設
定できるので、コンパレータ18の出力はコンデ
ンサ16の放電開始後確実に“H”レベルから
“L”レベルに反転するため、1チツプマイクロ
コンピユータ等に内蔵された簡素なカウンタを使
用してA/D変換を行なうことができる。 第3図は、この発明の他の実施例を示すもの
で、前記第1図の回路よりもさらにA/D変換の
高精度化を図つたものである。第3図において、
前記第1図と同一構成部分には同じ符号を付して
その詳細な説明は省略する。すなわち、トランジ
スタ48,49のベース共通接続点にはダイオー
ド51のアノードが接続され、このダイオード5
1のカソードにはPNP型のバイポーラトランジ
スタ52のコレクタが共通接続される。上記トラ
ンジスタ52は、PNP型のバイポーラトランジ
スタ53とともにカレントミラー回路を構成して
おり、トランジスタ52,53のベース共通接続
点にはトランジスタ53のコレクタが接続され
る。上記各トランジスタ52,53のコレクタに
は前記クランプ回路を構成するトランジスタ43
およびNPN型のバイポーラトランジスタ54の
コレクタがそれぞれ接続される。上記トランジス
タ43,54のエミツタは共通接続され、このエ
ミツタ共通接続点と接地点間には、定電流源55
および制御回路22から出力されるスイツチ制御
信号S4によつてオン/オフ制御されるスイツチ
56が直列接続される。そして、上記トランジス
タ54のベースには、コンパレータ18の非反転
入力端(+)が接続されて成る。 このような構成によれば、A/D変換の精度を
さらに向上できる。すなわち、前記第1図の回路
ではアナログ入力電圧AVinが基準電圧Vref2に
近い場合、トランジスタ41,43のオン/オフ
が完全に定まらず誤差が生ずるが、第3図に示す
如くトランジスタ52,53,43,54、電源
44、定電流源55およびスイツチ56から成る
コンパレータ57を設けることにより、このコン
パレータ57の増幅作用を利用してトランジスタ
41,43のオン/オフを完全にでき、高精度化
を図れる。 [発明の効果] 以上説明したようにこの発明によれば、アナロ
グ入力電圧が所定値以下で計測できない領域にお
いてもコンパレータの出力信号をカウンタの計数
開始より遅らせてハイレベルからローレベルに変
化させ、パルスカウンタの計数動作が異常となら
ないようにするとともに、正常なアナログ入力電
圧の場合に最少限の素子数で高精度なA/D変換
が行なえるA/Dコンバータが得られる。
第1図はこの発明の一実施例に係わるA/Dコ
ンバータを示す回路図、第2図は上記第1図の回
路の動作を説明するためのタイミングチヤート、
第3図はこの発明の他の実施例について説明する
ための回路図、第4図は従来のA/Dコンバータ
について説明するための回路図である。 16……コンデンサ、AVin……アナログ入力
電圧、Vref1……第1の基準電圧、18……コ
ンパレータ(比較手段)、20……パルスカウン
タ(計時手段)、21……演算回路(演算手段)、
Vref2……第2の基準電圧。
ンバータを示す回路図、第2図は上記第1図の回
路の動作を説明するためのタイミングチヤート、
第3図はこの発明の他の実施例について説明する
ための回路図、第4図は従来のA/Dコンバータ
について説明するための回路図である。 16……コンデンサ、AVin……アナログ入力
電圧、Vref1……第1の基準電圧、18……コ
ンパレータ(比較手段)、20……パルスカウン
タ(計時手段)、21……演算回路(演算手段)、
Vref2……第2の基準電圧。
Claims (1)
- 【特許請求の範囲】 1 ベースにアナログ入力電圧に対応した電流が
供給され、コレクタが第1の電位供給源に接続さ
れる第1極性の第1のトランジスタと、上記第1
のトランジスタのエミツタに電流を供給する第1
の電流供給手段と、上記第1のトランジスタのエ
ミツタと上記第1の電位供給源間に接続される第
1のスイツチ手段と、ベースが上記第1のトラン
ジスタのエミツタに接続される第2極性の第2の
トランジスタと、エミツタが上記第2のトランジ
スタのエミツタに、コレクタが上記第2のトラン
ジスタのコレクタにそれぞれ接続される第2極性
の第3のトランジスタと、上記第3のトランジス
タのベースに第1の基準電圧を与える基準電圧発
生手段と、ベースにA/D変換の際の基準となる
第1の入力電圧に対応した電流が供給され、コレ
クタが上記第1の電位供給源に接続される第1極
性の第4のトランジスタと、上記第4のトランジ
スタのエミツタに電流を供給する第2の電流供給
手段と、上記第4のトランジスタのエミツタと上
記第1の電位供給源間に接続される第2のスイツ
チ手段と、ベースが上記第4のトランジスタのエ
ミツタに接続され、コレクタが上記第3のトラン
ジスタのコレクタに、エミツタが上記第3のトラ
ンジスタのエミツタにそれぞれ接続される第2極
性の第5のトランジスタと、ベースにA/D変換
の際の基準となる第2の入力電圧に対応した電流
が供給され、コレクタが上記第1の電位供給源に
接続される第1極性の第6のトランジスタと、上
記第6のトランジスタのエミツタに電流を供給す
る第3の電流供給手段と、上記第6のトランジス
タのエミツタと上記第1の電位供給源間に接続さ
れる第3のスイツチ手段と、ベースが上記第6の
トランジスタのエミツタに接続され、コレクタが
上記第3のトランジスタのコレクタに、エミツタ
が上記第3のトランジスタのエミツタにそれぞれ
接続される第2極性の第7のトランジスタと、コ
レクタとベースが共通接続され、エミツタが上記
第3のトランジスタのエミツタに接続される第2
極性の第8のトランジスタと、上記第2、第3、
第5、第7及び第8のトランジスタのコレクタに
それぞれ第2の電位供給源から電流を供給するカ
レントミラー回路と、上記第3及び第8のトラン
ジスタのエミツタ共通接続点に一端が接続される
第1の電流源と、上記第1の電流源の他端と上記
第1の電位供給源間に設けられる第4のスイツチ
手段と、上記第8のトランジスタのベースと上記
第1の電位供給源との間に接続されるコンデンサ
と、上記第8のトランジスタのベースに一端が接
続される第2の電流源と、上記第2の電流源の他
端と上記第1の電位供給源との間に設けられる第
5のスイツチ手段と、上記コンデンサの充電電圧
と第2の基準電圧とを比較する比較手段と、上記
比較手段の出力に基づいて上記コンデンサの放電
開始から上記コンデンサの充電電圧が上記第2の
基準電圧に低下するまでの時間を計時する計時手
段と、この計時手段の出力に基づいてデイジタル
信号を得る演算手段と、上記第1乃至第5のスイ
ツチ手段、計時手段、及び演算手段を制御する制
御手段とを具備し、上記第1、第2の入力電圧の
A/D変換値に基づいてアナログ入力電圧のA/
D変換値を得、上記第1の基準電圧は上記第2の
基準電圧よりも高く、且つ上記第1、第2の入力
電圧のうち低い方の入力電圧で充電された上記コ
ンデンサの電圧よりも低いことを特徴とするA/
Dコンバータ。 2 ベースにアナログ入力電圧に対応した電流が
供給され、コレクタが第1の電位供給源に接続さ
れる第1極性の第1のトランジスタと、上記第1
のトランジスタのエミツタに電流を供給する第1
の電流供給手段と、上記第1のトランジスタのエ
ミツタと上記第1の電位供給源間に接続される第
1のスイツチ手段と、ベースが上記第1のトラン
ジスタのエミツタに接続される第2極性の第2の
トランジスタと、ベースにA/D変換の際の基準
となる第1の入力電圧に対応した電流が供給さ
れ、コレクタが上記第1の電位供給源に接続され
る第1極性の第3のトランジスタと、上記第3の
トランジスタのエミツタに電流を供給する第2の
電流供給手段と、上記第3のトランジスタのエミ
ツタと上記第1の電位供給源間に接続される第2
のスイツチ手段と、ベースが上記第3のトランジ
スタのエミツタに接続され、コレクタが上記第2
のトランジスタのコレクタに、エミツタが上記第
2のトランジスタのエミツタにそれぞれ接続され
る第2極性の第4のトランジスタと、ベースに
A/D変換の際の基準となる第2の入力電圧に対
応した電流が供給され、コレクタが上記第1の電
位供給源に接続される第1極性の第5のトランジ
スタと、上記第5のトランジスタのエミツタに電
流を供給する第3の電流供給手段と、上記第5の
トランジスタのエミツタと上記第1の電位供給源
間に接続される第3のスイツチ手段と、ベースが
上記第5のトランジスタのエミツタに接続され、
コレクタが上記第2のトランジスタのコレクタ
に、エミツタが上記第2のトランジスタのエミツ
タにそれぞれ接続される第2極性の第6のトラン
ジスタと、コレクタとベースが共通接続され、エ
ミツタが上記第2のトランジスタのエミツタに接
続される第2極性の第7のトランジスタと、上記
第2、第4、第6及び第7のトランジスタのコレ
クタにそれぞれ第2の電位供給源から電流を供給
する第1のカレントミラー回路と、上記第2、第
4、第6及び第7のトランジスタのエミツタ共通
接続点に一端が接続される第1の電流源と、上記
第1の電流源の他端と上記第1の電位供給源間に
設けられる第4のスイツチ手段と、第1の基準電
圧を出力する基準電圧発生手段と、上記基準電圧
発生手段の出力端がベースに接続される第2極性
の第8のトランジスタと、エミツタが上記第8の
トランジスタのエミツタと共通接続され、ベース
が上記第7のトランジスタのベース及びコレクタ
に接続される第2極性の第9のトランジスタと、
上記第8及び第9トランジスタのコレクタにそれ
ぞれ第2の電位供給源から電流を供給する第2の
カレントミラー回路と、アノードが上記第1のカ
レントミラー回路の一方の出力端に接続され、カ
ソードが上記第8のトランジスタのコレクタに接
続されるダイオードと、上記第8、第9トランジ
スタのエミツタ共通接続点に一端が接続される第
2の電流源と、上記第2の電流源の他端と上記第
1の電位供給源間に設けられる第5のスイツチ手
段と、上記第7のトランジスタのベースと上記第
1の電位供給源との間に接続されるコンデンサ
と、上記第7のトランジスタのベースに一端が接
続される第3の電流源と、上記第3の電流源の他
端と上記第1の電位供給源との間に設けられる第
6のスイツチ手段と、上記コンデンサの充電電圧
と第2の基準電圧とを比較する比較手段と、上記
比較手段の出力に基づいて上記コンデンサの放電
開始から上記コンデンサの充電電圧が上記第2の
基準電圧に低下するまでの時間を計時する計時手
段と、この計時手段の出力に基づいてデイジタル
信号を得る演算手段と、上記第1乃至第6のスイ
ツチ手段、計時手段及び演算手段を制御する制御
手段とを具備し、上記第1、第2の入力電圧の
A/D変換値に基づいてアナログ入力電圧のA/
D変換値を得、上記第1の基準電圧は上記第2の
基準電圧よりも高く、且つ上記第1、第2の入力
電圧のうち低い方の入力電圧で充電された上記コ
ンデンサの電圧よりも低いことを特徴とするA/
Dコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24434085A JPS62104321A (ja) | 1985-10-31 | 1985-10-31 | A/dコンバ−タ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24434085A JPS62104321A (ja) | 1985-10-31 | 1985-10-31 | A/dコンバ−タ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62104321A JPS62104321A (ja) | 1987-05-14 |
JPH02895B2 true JPH02895B2 (ja) | 1990-01-09 |
Family
ID=17117249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24434085A Granted JPS62104321A (ja) | 1985-10-31 | 1985-10-31 | A/dコンバ−タ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62104321A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53116065A (en) * | 1977-03-22 | 1978-10-11 | Hitachi Ltd | A/d converting circuit |
JPS5448470A (en) * | 1977-08-29 | 1979-04-17 | Hitachi Ltd | A/d conversion circuit |
JPS6037829A (ja) * | 1983-08-10 | 1985-02-27 | Fujitsu Ten Ltd | A/dコンバ−タ |
-
1985
- 1985-10-31 JP JP24434085A patent/JPS62104321A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53116065A (en) * | 1977-03-22 | 1978-10-11 | Hitachi Ltd | A/d converting circuit |
JPS5448470A (en) * | 1977-08-29 | 1979-04-17 | Hitachi Ltd | A/d conversion circuit |
JPS6037829A (ja) * | 1983-08-10 | 1985-02-27 | Fujitsu Ten Ltd | A/dコンバ−タ |
Also Published As
Publication number | Publication date |
---|---|
JPS62104321A (ja) | 1987-05-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |