JP2009229165A - クーロンカウンタ、その内部電源制御方法 - Google Patents

Abstract

【課題】回路規模を縮小し、電源投入後の十分な低消費電流化を図り、誤差の少ないカウント値を出力できるようにしたクーロンカウンタを提供する。
【解決手段】センス抵抗両端に生じる電位差の入力電圧に比例したカウント値を出力するクーロンカウンタにあって、そのＩＣ部の積分回路に備えられる全差動入力オペアンプ１へ印加する駆動用のバイアス電圧Ｖ_Ｂを生成するバイアス生成回路３２は、バイアスオン状態でスタートアップ回路３１から起動電圧が印加されて起動するが、ここでは電源投入後のバイアス電圧Ｖ_Ｂの生成が安定するタイミングとして、ＩＣ部のロジック回路が発振回路からのクロック信号のカウント値（例えば５カウント後）に基づいてスタートアップ回路３１に対する停止コマンドを生成出力し、スタートアップ回路３１の起動電圧の印加（動作）を停止させる。
【選択図】図４

Description

本発明は、クーロンカウンタ、その内部電源制御方法に関する。

例えば、特許文献１に開示されているように、ノート型パソコン（ＰＣ）、携帯電話やゲーム機等の２次電池を用いるモバイル機器分野において、それらのモバイル機器に使用中の２次電池の電池残量を検出するために電池残留検出装置が広く利用されている。電池残留検出装置は、クーロンカウンタとも呼ばれ、検出抵抗（センス抵抗）を流れる充放電の電流を電圧に変換し、変換された電圧値を基に２次電池の電池残量を把握する。
特開２００６−１８４０３５号公報

ところで、特許文献１に開示された電池残留検出装置では、電池から充放電される電流に反比例したパルス数が出力されるため、最終段にそのパルス数を反転させるための反転ブロックが必要であり、それによって電流に比例したカウント値が出力されるようになっていた（例えば、段落［００２３］〜［００２５］を参照。）。このように、上記の従来例では、電池残量を算出するために反転ブロックを必要としており、少なくともその分だけ回路規模が大きくなってしまうという問題があった。

また、クーロンカウンタが有するオペアンプや、比較器の出力には通常オフセットが含まれる。このため、オフセットが原因で、クーロンカウンタから出力されるカウント値にずれ（誤差）が生じる可能性があった。
更に、電源投入後の低消費電流化については、何等配慮されていない。
そこで、この発明はこのような事情に鑑みてなされたものであって、回路規模の縮小を可能とすると共に、電源投入後の十分な低消費電流化を図り、誤差の少ないカウント値を出力できるようにしたクーロンカウンタ、その内部電源制御方法の提供を目的とする。

〔発明１〕 上記課題を解決するために、発明１のクーロンカウンタは、
検出抵抗（例えば図１中のセンス抵抗Ｒｓ）の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタ（例えば図１中のクーロンカウンタ１００）であって、
スイッチ素子（例えば図３中のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２）、第１のキャパシタ（例えば図３中のサンプリング容量Ｃｓ１、Ｃｓ２）及び第２のキャパシタ（例えば図３中の積分容量Ｃｉ１、Ｃｉ２）、全差動入力オペアンプ（例えば図３中の全差動入力オペアンプ１）を有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分した電圧値を前記全差動入力オペアンプで増幅して出力電圧として出力するスイッチト・キャパシタ方式の積分回路と、
前記積分回路から出力される前記出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路（例えば図３中のコンパレータ５）と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路（例えば図８中の内部カウンタ１１）と、
前記カウント値に含まれるオフセット値を保持する記憶回路（例えば図８中のレジスタ２０）と、を備えて構成され、
前記全差動入力オペアンプは、駆動用のバイアス電圧（例えば図４中又は図５中のバイアス電圧Ｖ_Ｂ）を生成するバイアス回路（例えば図４中又は図５中のバイアス回路３２）と、前記バイアス回路を起動するスタートアップ回路（例えば図４中又は図５中のスタートアップ回路３１）とを備え、前記スタートアップ回路は、前記バイアス回路へ起動電圧を印加して起動させた後に動作停止されることを特徴とするものである。

このような構成によれば、バイアス回路の起動後にスタートアップ回路が動作停止されることで電源投入後の十分な低消費電流化を図った上、カウント回路から出力されるカウント値から検出抵抗を流れる電流量を把握することができる。従って、例えば、検出抵抗の一端が２次電池に接続されている場合は、検出抵抗を流れる充放電の電流量をカウント値から把握することができる。また、比較回路から出力される第１、第２の信号の出力数（即ち、パルス数）は検出抵抗の両端に生じる電位差（即ち、入力電圧）に比例した数であり、検出抵抗を流れる電流に比例した数である。従って、反転ブロックは不要であり、回路規模の縮小が可能である。
さらに、記憶回路によりオフセット値が保持されるので、比較回路から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。

〔発明２〕 発明２のクーロンカウンタは、
前記スタートアップ回路（例えば図４中又は図５中のスタートアップ回路３１）は、外部から与えられる停止コマンドにより電源投入後の所定時間経過後に動作停止されることを特徴とするものである。
このような構成によれば、電源投入後にスタートアップ回路がバイアス回路を安定して起動でき、その後に動作停止に移行できるため、全差動入力オペアンプの増幅動作に影響せずに低消費電流化が図られる。

〔発明３〕 発明３のクーロンカウンタは、
前記カウント回路及び前記記憶回路を含むロジック回路（例えば図３中のロジック回路１０）と、前記ロジック回路による動作処理のタイミングを指示するクロック信号（例えば図３中のＣＬＯＣＫ）を生成する発振回路と、を備え、
前記ロジック回路は、前記クロック信号のカウント値に基づいて前記スタートアップ回路（例えば図４中のスタートアップ回路３１）に対する前記停止コマンドを生成出力することを特徴とするものである。
このような構成によれば、クーロンカウンタの構成部分のみで有効に低消費電流化が図られる。

〔発明４〕 発明４のクーロンカウンタは、
前記カウント回路及び前記記憶回路を含むロジック回路（例えば図３中のロジック回路１０）を備え、
前記ロジック回路は、前記バイアス回路（例えば図５中のバイアス回路３２）の起動後のバイアス電圧（例えば図５中のバイアス電圧Ｖ_Ｂ）の帰還信号に応じて前記スタートアップ回路（例えば図５中のスタートアップ回路３１）に対する前記停止コマンドを生成出力することを特徴とするものである。
このような構成によっても、先の発明３の場合と同様にクーロンカウンタの構成部分のみで有効に低消費電流化が図られる。

〔発明５〕 発明５のクーロンカウンタは、
前記ロジック回路（例えば図３中のロジック回路１０）は、前記クーロンカウンタにおけるオフセット値の測定を行わせるオフセット測定コマンドを生成出力すると共に、電源投入後の前記オフセット値の測定前に前記停止コマンドを前記スタートアップ回路（例えば図４中又は図５中のスタートアップ回路３１）へ送出する（例えば図６中のスタートアップ回路とオフセット測定との関係）ことを特徴とするものである。
このような構成によれば、電源投入後のオフセット値の測定前にスタートアップ回路がバイアス回路を安定して起動した後に動作停止されるため、低消費電流化を図った上で的確に精度良くオフセット値の測定を行うことができる。

〔発明６〕 発明６のクーロンカウンタは、
前記ロジック回路（例えば図３中のロジック回路１０）は、前記クーロンカウンタにおけるオフセット値の測定を行わせるオフセット測定コマンドを生成出力すると共に、電源投入後の前記オフセット値の測定後に前記停止コマンドを前記スタートアップ回路（例えば図４中又は図５中のスタートアップ回路３１）へ送出する（例えば図７中のスタートアップ回路とオフセット測定との関係）ことを特徴とするものである。
このような構成によれば、電源投入後のオフセット値の測定時にスタートアップ回路を動作停止してしまうと、バイアス回路から全差動入力オペアンプへ印加するバイアス電圧が揺らいでしまうことに伴い、増幅動作が不安定になってしまうことを回避でき、オフセット値の測定に悪影響を及ぼすことなく、オフセット値の測定後にスタートアップ回路を動作停止して低消費電流化を図った上で的確に精度良くオフセット値の測定を行うことができる。

〔発明７〕 発明７のクーロンカウンタの内部電源制御方法は、
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第２のキャパシタで積分した電圧値を増幅して出力電圧として出力する全差動入力オペアンプへ印加する駆動用のバイアス電圧の生成用に起動電圧を印加する際、前記バイアス電圧の生成後に前記起動電圧の印加を停止することを特徴とするものである。
このような手法によれば、駆動用のバイアス電圧の生成が安定してからは起動電圧を使用しないため、電源投入後の十分な低消費電流化が図られる。

〔発明８〕 発明８のクーロンカウンタの内部電源制御方法は、
前記起動電圧の印加の停止は、前記クーロンカウンタにおけるオフセット測定前又はオフセット測定後に行われることを特徴とするものである。
このような手法によれば、起動電圧の印加停止のタイミングをオフセット値の測定に悪影響が出ないようにオフセット測定前又はオフセット測定後にしているため、精度良くオフセット値の測定が行われるようになる。

以下、本発明の実施の形態を添付図面を参照して説明する。
（実施形態）
図１は、本発明の実施形態に係るクーロンカウンタ１００と、クーロンカウンタ１００の適用対象となるシステムＳとの関係を示す概念図である。図１において、クーロンカウンタ１００の適用対象となるシステムＳは、例えば、ノート型パソコン、携帯電話又はゲーム機等の電子機器である。このようなシステムＳには、例えば、リチウムイオン電池等の充放電可能な２次電池が着脱可能に装着されている。

図１に示すように、クーロンカウンタ１００は検出抵抗（以下、センス抵抗）Ｒｓと、センス抵抗Ｒｓの両端に生じる電位差を入力電圧とし、この入力電圧に比例したカウント値を出力するＩＣ部５０とを備える。これらのうち、センス抵抗Ｒｓは２次電池に流れ込む又は２次電池から流れ出す電流（即ち、充放電の電流）を検出するための抵抗素子であり、その一端が例えばシステムＳ側の２次電池に接続され、その他端が例えば接地電位に接続されている。

また、ＩＣ部５０には２つの入力端子Ｖｉｎ^＋、Ｖｉｎ⁻が設けられており、これら入力端子Ｖｉｎ^＋、Ｖｉｎ⁻がそれぞれセンス抵抗Ｒｓの両端に接続されている。センス抵抗Ｒｓに充放電の電流が流れると、電流の向きと大きさに応じて入力端子Ｖｉｎ^＋、Ｖｉｎ⁻間に電位差（即ち、入力電圧）が生じる。つまり、センス抵抗Ｒｓにより、充放電の電流が入力電圧に変換される。そして、この入力電圧に比例して、ＩＣ部５０から例えば１３ビットのカウント値が出力される。

図２は、入力電圧とカウント値との関係を示す図である。図２において、その縦軸はＩＣ部５０への入力電圧を示し、その横軸はＩＣ部５０から出力される１３ビットのカウント値を示す。図２の直線ａに示すように、入力電圧とカウント値は例えば右肩上がりの比例関係にある。ここで、入力電圧は、基準電圧発生回路の基準電圧ＶＲＥＦによって、例えば最大値５０ｍＶ、最小値−５０ｍＶにそれぞれ設定されており、入力電圧が最大値をとるときのカウント値は８１９２（＝２^１３）に設定され、最小値をとるときのカウント値は−８１９２に設定されている。また、正の入力電圧は例えば放電流がセンス抵抗Ｒｓに流れていることを示し、負の入力電圧は例えば充電流がセンス抵抗Ｒｓに流れていることを示す。このように、図１に示したセンス抵抗Ｒｓに充放電の電流が流れると、ＩＣ部５０から−８１９２〜＋８１９２のカウント値が出力される。

ここで、入力電圧は、例えば基準電圧発生回路の基準電圧ＶＲＥＦによって、その値を一定の範囲に設定することが可能である。充放電の電流は、例えばセンス抵抗Ｒｓの抵抗値を調整することによって、その値を測定可能な一定の範囲に設定することが可能である。クーロンカウンタ１００が有するＩＣ部５０は、後述するように、全差動入力オペアンプ１とコンパレータ５とを有するが、これらの出力には通常オフセットが含まれる。ここで、オフセットとは、入力信号が０Ｖであるにも関わらず僅かに出力されてしまう電圧のことである。このため、図２の実線特性ａに対する破線特性ｂに示されるように、オフセットが原因でＩＣ部５０から出力される内部カウント値にずれが生じる可能性がある。以下、この内部カウント値のずれを、オフセット値とも呼ぶ。オフセット値は、半導体チップの製造バラツキや、温度などにより変化する。

次に、ＩＣ部５０の構成について説明する。
図３は、ＩＣ部５０の回路構成を例示したブロック図である。図３に示すように、クーロンカウンタ１００が有するＩＣ部５０は、例えば、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、第１のキャパシタとしてのサンプリング容量Ｃｓ１、Ｃｓ２と、第２のキャパシタとしての積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１と、基準電圧ＶＲＥＦを発生する基準電圧発生回路３と、比較回路としてのコンパレータ５と、ロジック回路１０と、を備える。
このうち、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、サンプリング容量Ｃｓ１、Ｃｓ２と、積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１とは、スイッチト・キャパシタ方式の積分回路をなす。基準電圧発生回路３からの基準電圧ＶＲＥＦは、積分回路に印加される。

次に、これら各部の接続関係を説明する。図３に示すように、サンプリング容量Ｃｓ１の入力側（即ち、図中の左側）電極はスイッチＡ１を介して入力端子Ｖｉｎ^＋に接続されると共に、スイッチＢ１を介して入力端子Ｖｉｎ⁻に接続されている。また、この入力側電極はスイッチＣ１を介して基準電圧発生回路３のＸ端子に接続されると共に、スイッチＤ１を介して基準電圧発生回路３のＹ端子に接続されている。また、サンプリング容量Ｃｓ１の出力側（即ち、図中の右側）電極は全差動入力オペアンプ１の正（＋）入力端子に接続されると共に、スイッチＳ１を介して基準値を示すコモン電圧（以下、ＶＣＭと呼ぶ）に接続されている。なお、ＶＣＭは例えば１Ｖである。

サンプリング容量Ｃｓ２の入力側電極はスイッチＡ２を介して入力端子Ｖｉｎ⁻に接続されると共に、スイッチＢ２を介して入力端子Ｖｉｎ^＋に接続されている。また、この入力側電極はスイッチＤ２を介して基準電圧発生回路３のＸ端子に接続されると共に、スイッチＣ２を介して基準電圧発生回路３のＹ端子に接続されている。また、サンプリング容量Ｃｓ２の出力側電極は全差動入力オペアンプ１の負（−）入力端子に接続されると共に、スイッチＳ２を介してＶＣＭに接続されている。

なお、これらスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２は、例えば、ＭＯＳ電界効果トランジスタからなり、そのオン・オフはロジック回路１０から出力される制御信号により行われる。
積分容量Ｃｉ１は、その入力側電極が全差動入力オペアンプ１の正入力端子に接続されると共に、その出力側電極がスイッチＩ１を介して全差動入力オペアンプ１の負出力端子に接続されている。積分容量Ｃｉ２は、その入力側電極が全差動入力オペアンプ１の負入力端子に接続されると共に、その出力側電極がスイッチＩ２を介して全差動入力オペアンプ１の正出力端子に接続されている。さらに、積分容量Ｃｉ１、Ｃｉ２の両端には放電用のスイッチＲ１、Ｒ２がそれぞれ接続されている。

全差動入力オペアンプ１の負出力端子及び正出力端子はそれぞれコンパレータ５に接続されており、負出力端子側の電位Ｖｏｕｔ⁻がコンパレータ５の入力端子Ｉｎ＋に入力され、正出力端子側の電位Ｖｏｕｔ^＋がコンパレータ５の入力端子Ｉｎ−に入力されるようになっている。さらに、コンパレータ５はロジック回路１０に接続し、コンパレータ５の出力端子Ｑから出力される第１の信号としての信号Ｑと、コンパレータ５の出力端子ＱＢから出力される第２の信号としての信号ＱＢとがそれぞれロジック回路１０に入力されるようになっている。また、図示しないが、発振回路もロジック回路１０に接続されており、発振回路で生成されるクロック（ＣＬＯＣＫ）信号がロジック回路１０に入力されるようになっている。因みに、ＩＣ部５０におけるロジック回路１０を除く構成部分は、後述するように信号処理上において、Ａ／Ｄ（アナログ／デジタル）変換を行うものであるため、Ａ／Ｄ変換回路とみなすことができる。

即ち、基準電圧発生回路３は、積分回路と直接的に繋がっておらず、基準電圧発生回路３とスイッチＣ１、Ｄ２及びスイッチＣ２、Ｄ１との間にはセレクタが介在されており、このセレクタが信号Ｑ、ＱＢの状態に応じて基準電圧発生回路３からの基準電圧ＶＲＥＦを切り替えてＸ端子、Ｙ端子に印加する。したがって、基準電圧発生回路３からの基準電圧ＶＲＥＦは、積分回路に断続的に印加される。また、全差動入力オペアンプ１から出力される電圧は、ＶＣＭを軸として対称に出力される。コンパレータ５では、全差動入力オペアンプ１の負出力が正出力より大きい場合に信号Ｑを出力し、逆の場合には信号ＱＢを出力する。

ところで、全差動入力オペアンプ１には、駆動用のバイアス電圧を生成するバイアス回路と、バイアス回路を起動するスタートアップ回路（キック回路とも呼ばれる）とが備えられている。バイアス回路は、全差動入力オペアンプ１を駆動するバイアス電圧を印加するために基本動作上欠かせないものである。しかし、バイアス回路を起動するための起動電圧を印加するスタートアップ回路の方は、電源投入後にバイアス回路が安定動作するまでの初期動作時間において必要であるものの、実際にはバイアス回路の安定動作以降も電源電圧を印加して動作継続させているため、ここでの消費電流が約５μＡとＩＣ部５０全体のほぼ１０％にもなって浪費されている。
そこで、本実施例では、全差動入力オペアンプ１内のバイアス回路に付設されるスタートアップ回路での消費電流の浪費を改善し、バイアス回路が安定動作した後はスタートアップ回路を動作停止させるようにする。

図４は、全差動入力オペアンプ１に備えられるスタートアップ回路３１を持つバイアス回路３２の一例を示したブロック図である。
ここでは、バイアスオン状態でスタートアップ回路３１がバイアス回路３２へ起動電圧を印加し、この起動電圧で立ち上げられたバイアス回路３２が全差動入力オペアンプ１を駆動するためのバイアス電圧Ｖ_Ｂを生成出力する様子を示している。バイアス回路３２が安定動作した後にスタートアップ回路３１を動作停止させるためには、例えばスタートアップ回路３１を外部から与えられる停止コマンドにより電源投入後の所定時間経過後に動作停止されるように制御すれば良い。このような制御を行えば、電源投入後にスタートアップ回路３１がバイアス回路３２を安定して起動でき、その後に動作停止に移行させて全差動入力オペアンプ１の増幅動作に影響せずに低消費電流化を図ることができる。

具体的に云えば、クーロンカウンタ１００には、ロジック回路１０による動作処理のタイミングを指示するクロック信号ＣＬＯＣＫを生成する発振回路が備えられているので、これを利用すれば、ロジック回路１０が発振回路からのクロック信号ＣＬＯＣＫのカウント値（例えば５カウント後）に基づいてスタートアップ回路３１に対する停止コマンドを生成出力する（例えばバイアスオン状態のバイアスオン信号がＨであればこれをＬとしてロジック回路１０からスタートアップ回路３１へ送出する場合を例示できる）構成とすれば良い。この構成であれば、クーロンカウンタ１００の構成部分のみで有効に低消費電流化を図ることができる。

図５は、全差動入力オペアンプ１に備えられるスタートアップ回路３１を持つバイアス回路３２の他例を示したブロック図である。
ここでも、バイアスオン状態でスタートアップ回路３１がバイアス回路３２へ起動電圧を印加し、この起動電圧で立ち上げられたバイアス回路３２が全差動入力オペアンプ１を駆動するためのバイアス電圧Ｖ_Ｂを生成出力する様子を示しており、図４で説明した場合と同様な制御を行うものである。

但し、ここではロジック回路１０がバイアス回路３２の起動後のバイアス電圧Ｖ_Ｂの帰還信号（フィードバック）に応じてスタートアップ回路３１に対する停止コマンドを生成出力する（ここでもバイアスオン状態のバイアスオン信号がＨであればこれをＬとしてロジック回路１０からスタートアップ回路３１へ送出する場合を例示できる）構成となっている。この構成によっても、先の発明３の場合と同様にクーロンカウンタの構成部分のみで有効に低消費電流化を図ることができる。

図４で説明したクロックカウントによるロジック制御、或いは図５で説明したバイアスフィードバックによるロジック制御の何れによっても、電源投入後のバイアス回路３２が安定動作した後にはスタートアップ回路３１が動作停止されるため、約５μＡ分の消費電流が削減される。バイアス回路３２の構成は、周知技術を適用できるので、ここでは詳述しないが、例えば電界効果トランジスタ（ＦＥＴ）を複数個組み合わせ、２Ｖ強から１Ｖ弱の範囲でバイアス電圧Ｖ_Ｂを生成出力できるものであれば良い。

ところで、ロジック回路１０は、クーロンカウンタ１００におけるオフセット値の測定を行わせる機能（オフセット値の測定自体は後文で詳述する）を持ち、このためにオフセット測定コマンドを生成出力する。しかし、電源投入後のオフセット値の測定時にスタートアップ回路３１を動作停止してしまうと、バイアス回路３２から全差動入力オペアンプ１へ印加するバイアス電圧Ｖ_Ｂが揺らいでしまうことに伴い、増幅動作が不安定になってしまう。
そこで、スタートアップ回路３１を動作停止する場合、こうした問題を回避してオフセット値の測定に悪影響を及ぼすことがないタイミングを配慮する必要がある。

図６は、ロジック回路１０によりオフセット値の測定前にスタートアップ回路３１を動作停止する場合の処理動作を示したタイミングチャートである。
ここでは、電源投入後にスタートアップ回路３１、バイアス回路３２が順次立ち上げられ、スタートアップ回路３１が立ち下げられて動作停止された後、オフセット測定が立ち上げにより行われて立ち下げにより終了することを示している。

こうしたシーケンスをロジック回路１０においてロジック制御により実行させる場合、ロジック回路１０は、電源投入後のオフセット値の測定前に停止コマンドをスタートアップ回路３１へ送出し、スタートアップ回路３１を動作停止させてからＩＣ部５０のＡ／Ｄ変換部へオフセット値の測定を行わせるオフセット測定コマンドを送出するようにすれば良い。
このような構成によれば、電源投入後のオフセット値の測定前にスタートアップ回路３１がバイアス回路３２を安定して起動した後に動作停止されるため、低消費電流化を図った上で的確に精度良くオフセット値の測定を行うことができる。

図７は、ロジック回路１０によりオフセット値の測定後にスタートアップ回路３１を動作停止する場合の処理動作を示したタイミングチャートである。
ここでは、電源投入後にスタートアップ回路３１、バイアス回路３２が順次立ち上げられ、オフセット測定が立ち上げにより行われて立ち下げにより終了した後、スタートアップ回路３１が立ち下げられて動作停止されることを示している。
こうしたシーケンスをロジック回路１０においてロジック制御により実行させる場合、
ロジック回路１０は、電源投入後にオフセット値の測定を行わせるオフセット測定コマンドをＩＣ部５０のＡ／Ｄ変換部へ送出した後、オフセット値の測定後に停止コマンドをスタートアップ回路３１へ送出するようにすれば良い。

このような構成によれば、オフセット値の測定に悪影響を及ぼすことなく、オフセット値の測定後にスタートアップ回路３１を動作停止して低消費電流化を図った上で的確に精度良くオフセット値の測定を行うことができる。
何れにせよ、本実施形態のスタートアップ回路３１やその関連部分のロジック回路１０によるロジック制御機能は、バイアス回路３２の安定動作後にスタートアップ回路３１を動作停止させて低消費電流化させることを特徴としている。

図８は、ＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。図８に示すように、このロジック回路１０は、カウント回路としての内部カウンタ１１と、分周器１３と、更新パルス発生器１５と、ＣＭＲ（Ｃｕｒｒｅｎｔ Ｍｅａｓｕｒｅｍｅｎｔ Ｒｅｓｉｓｔｏｒ）１７と、演算回路１８と、ＡＣＲ（Ａｃｃｕｍｕｌａｔｅｄ Ｃｕｒｒｅｎｔ Ｒｅｓｉｓｔｏｒ）１９と、オフセット値を保持するための記憶回路としてのレジスタ２０と、を備える。ＣＭＲ１７とＡＣＲ１９は、例えば、それぞれが複数個のフリップフロップからなるレジスタである。また、レジスタ２０も複数個のフリップフロップからなる。

図８に示すように、内部カウンタ１１には、図示しない発振回路で生成されたＣＬＯＣＫ信号と、分周器１３によりＣＬＯＣＫ信号が例えば２分周された（即ち、パルス幅が２倍に調整された）分周信号ＣｌｋＤｉｖ１と、ＣＬＯＣＫ信号を基に更新パルス発生器で生成されたレジスタ更新パルス（以下、更新パルスと呼ぶ）と、コンパレータ５（図３参照）から出力される信号Ｑ、ＱＢが入力されるようになっている。

さらに、内部カウンタ１１は、少なくとも３つ以上の出力端子を有し、第１の端子はＣＭＲ１７に接続され、第２の端子は演算回路１８を介してＡＣＲ１９に接続され、第３の端子はレジスタ２０に接続されている。ここで、ＣＭＲ１７は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値を「１回変換時間当たりのカウント値」として保持すると共に、その保持する値を出力するようになっている。また、演算回路１８は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値に所定の演算処理を行って演算値を出力する。ＡＣＲ１９は、この演算値を順次積算して「単位時間当たりのカウント値」を保持すると共に、その保持する値を出力するようになっている。なお、「１回変換時間当たりのカウント値」「単位時間当たりのカウント値」は、その両方とも２次電池の充放電状態を示すデータである。
また、レジスタ２０は、例えば（１回変換時間当たりの）オフセット値を保持すると共に、その保持するオフセット値を出力するようになっている。このオフセット値は、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」のオフセット補正に用いられる。

次に、クーロンカウンタ１００の動作例について説明する。
図９は、クーロンカウンタ１００のＩＣ部５０が有するスイッチの動作例を示したタイミングチャートである。図９において、「ＣＬＫＲ」は図３に示したスイッチＲ１、Ｒ２のクロック動作を示し、「ＣＬＫＡ」はスイッチＡ１、Ａ２のクロック動作を示し、「ＣＬＫＢ」はスイッチＢ１、Ｂ２のクロック動作を示し、「ＣＬＫＣ」はスイッチＣ１、Ｃ２のクロック動作を示し、「ＣＬＫＤ」はスイッチＤ１、Ｄ２のクロック動作を示し、「ＣＬＫＳ」はスイッチＳ１、Ｓ２のクロック動作を示し、「ＣＬＫＩ」はスイッチＳ１、Ｓ２のクロック動作を示す。また、「ＥＮ」はコンパレータ５に入力される出力制御信号（Ｅｎａｂｌｅ）を示す。

まず、図９のＴｉｍｉｎｇ（タイミング）１では、スイッチＲ１、Ｒ２がオンとなり、積分容量Ｃｉ１、Ｃｉ２の電荷が放電される。これにより、積分容量Ｃｉ１、Ｃｉ２の蓄積電荷は０（ゼロ）となる。なお、この放電操作は、クーロンカウンタによるカウント動作の開始前、即ち、リセット時にのみ行われる。
次に、Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧のサンプリング動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に入力端子Ｖｉｎ^＋の電位（以下、単にＶｉｎ^＋）が印加され、その出力側電極にＶＣＭが印加される。また、サンプリング容量Ｃｓ２の入力側電極に入力端子Ｖｉｎ⁻の電位（以下、単にＶｉｎ⁻）が印加され、その出力側電極にＶＣＭが印加される。これにより、サンプリング容量Ｃｓ１には（ＶＣＭ−Ｖｉｎ^＋）に応じた電荷が蓄積され、サンプリング容量Ｃｓ２には（ＶＣＭ−Ｖｉｎ⁻）に応じた電荷が蓄積される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その負出力端子と正出力端子は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。その結果、負出力端子側の電位Ｖｏｕｔ⁻と、正出力端子側の電位Ｖｏｕｔ^＋は共にＶＣＭとなる。

次に、Ｔｉｍｉｎｇ３では、スイッチＢ１、Ｂ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧の積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極にＶｉｎ⁻が印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｖｉｎ⁻−Ｖｉｎ^＋）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には（Ｖｉｎ^＋−Ｖｉｎ⁻）に比例した電圧Ｖ１が生じる。つまり、入力電圧に比例した電圧Ｖ１が積分容量Ｃｉ１に転送される。

また同時に、サンプリング容量Ｃｓ２の入力側電極にＶｉｎ^＋が印加され、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｖｉｎ^＋−Ｖｉｎ⁻）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｖｉｎ⁻−Ｖｉｎ^＋）に比例した電圧−Ｖ１が生じる。つまり、電圧−Ｖ１が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ１が現れ、電位Ｖｏｕｔ⁻は「ＶＣＭ＋Ｖ１」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ１が現れ、電位Ｖｏｕｔ^＋は「ＶＣＭ−Ｖ１」となる。

次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧ＶＲＥＦのサンプリング動作が行われる。この基準電圧ＶＲＥＦは、上述した基準電圧発生回路３から出力されるもので、動作上は端子Ｘ、Ｙ間の電位差を示すものとなる。ここでは、基準電圧発生回路３が有するＸ端子の電位（以下、単に電位Ｘ）がサンプリング容量Ｃｓ１に印加されると共に、基準電圧発生回路３が有するＹ端子の電位（以下、単に電位Ｙ）がサンプリング容量Ｃｓ２に印加される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その出力側は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。従って、負出力端子側の電位Ｖｏｕｔ⁻と、正出力端子側の電位Ｖｏｕｔ^＋は共にＶＣＭとなる。

次に、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧ＶＲＥＦの積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に電位Ｙが印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｙ−Ｘ）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧ＶＲＥＦＰ、ＶＲＥＦＮ（Ｘ−Ｙ）に比例した電圧Ｖ２が生じる。この電圧Ｖ２が積分容量Ｃｉ１に転送される。

また同時に、サンプリング容量Ｃｓ２の入力側電極に電位Ｘが印加される。また、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｘ−Ｙ）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｙ−Ｘ）に比例した電圧−Ｖ２が生じる。この電圧−Ｖ２が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ２が現れ、電位Ｖｏｕｔ⁻は「ＶＣＭ＋Ｖ１＋Ｖ２」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ２が現れ、電位Ｖｏｕｔ^＋は「ＶＣＭ−Ｖ１−Ｖ２」となる。以降は、Ｔｉｍｉｎｇ２〜４の動作を繰り返し行って、入力電圧を信号Ｑ，ＱＢに変換していく。

図１０は、入力電圧の信号Ｑ，ＱＢへの変換方法を説明する図である。ここでは、より具体的な説明を行うために、図３に示したＶｉｎ^＋を１０ｍＶ、Ｖｉｎ⁻を０ｍＶとする。また、基準電圧発生回路３は例えば基準電圧ＶＲＥＦ＝５１．２ｍＶの場合に端子Ｘと端子Ｙとの間の電位差を例えば５１．２ｍＶ又は−５１．２ｍＶに切り替える機能を有するが、ここでは基準電圧発生回路３の機能の一例として、基準電圧ＶＲＥＦの電位差を示す端子Ｘの電位を５０ｍＶ又は−５０ｍＶに切り替えることができ、端子Ｙの電位は０ｍＶに固定するものとする。なお、図１０では、「ＣＬＯＣＫ」「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を示していないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図９の場合と同じである。

図１０に示すように、まず、リセット（即ち、Ｔｉｍｉｎｇ１）後の最初のＴｉｍｉｎｇ２では、入力電圧のサンプリング動作が行われるので、Ｖｏｕｔ⁻はＶＣＭとなっている。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、この−１０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ⁻はＶＣＭから“１０”上昇し、ＶＣＭ＋１０となる。

またこのとき、コンパレータ５は、Ｖｏｕｔ⁻≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は−５０ｍＶに設定される。
次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ⁻は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、この５０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ⁻はＶＣＭ＋１０に“−５０”が足されて、ＶＣＭ−４０となる。

次に、２回目のＴｉｍｉｎｇ２では、Ｖｏｕｔ⁻は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ⁻はＶＣＭ−４０から“１０”上昇し、ＶＣＭ−３０となる。またこのとき、コンパレータ５は、Ｖｏｕｔ⁻＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は５０ｍＶに設定される。次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ⁻は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ⁻はＶＣＭ−３０に“５０”が足されて、ＶＣＭ＋２０となる。

以下同様の手順で、３回目、４回目とＴｉｍｉｎｇ２〜５を繰り返して、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ⁻をコンパレータ５でモニタする。そして、Ｔｉｍｉｎｇ３のときのＶｏｕｔ⁻が、Ｖｏｕｔ⁻≧ＶＣＭ、となっているときは、コンパレータ５から信号Ｑを出力する共に、基準電圧発生回路３の端子Ｘを−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ３のときのＶｏｕｔ⁻が、Ｖｏｕｔ⁻＜ＶＣＭ、となっているときは、コンパレータ５から信号ＱＢを出すと共に、基準電圧発生回路３の端子Ｘを５０ｍＶに設定する。このように、コンパレータ５は、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ⁻をＶＣＭを基準に２値化して、デジタル信号Ｑ、ＱＢを出力する。そして、出力された信号Ｑ、ＱＢはロジック回路１０内で一定時間カウント（即ち、積算）されて、そのカウント値はオフセット補正された後で外部に出力される。

図１１は、信号Ｑ、ＱＢのカウント方法を示す図である。図１１において、分周信号ＣｌｋＤｉｖ１の１周期は例えば１０２μｓｅｃ（≒０．８ｓｅｃ／８１９２、８１９２＝２^１３）に設定されている。また、更新パルスの１周期は例えば０．８ｓｅｃ（≒３６００ｓｅｃ／４０９６、４０９６＝２^１２）に設定されており、１時間当たり約２^１２回更新パルスが出力される。

図１１において、内部カウンタ１１は、ＣｌｋＤｉｖ１がＬＯＷ（ロウ）で、且つ、ＣＬＯＣＫ信号が立ち下がるときに、信号Ｑの入力があれば＋１をカウントし、信号ＱＢの入力があれば−１をカウントする。そして、更新パルスの入力のタイミングで、内部カウンタ１１は信号Ｑ、ＱＢを足した値（以下、内部カウント値）をＣＭＲ１７とＡＣＲ１９の両方に向けて出力すると共に、内部カウント値をゼロ（０）にリセットする。例えば、図１１では、更新パルスが入力されたときの内部カウント値の一例として６７２６を記載しているが、この内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力される。

なお、かりに、更新パルスが入力されてから次の更新パルスが入力されるまでの間に信号Ｑのみが内部カウンタ１１に入力された場合は内部カウント値は例えば８１９２となる。その逆に、信号ＱＢのみが内部カウンタ１１に入力された場合は内部カウント値は例えば−８１９２となる。
上記のように、内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力されると、ＣＭＲ１７では、この内部カウント値を「１回変換時間当たりのカウント値」として保持する。ここで、１回変換時間とは、更新パルスが入力されてから次の更新パルスが入力されるまでの時間（即ち、更新パルスの１周期）のことである。ＣＭＲ１７により保持される「１回変換時間当たりのカウント値」は、図２に示したように１回変換時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。

また、ＡＣＲ１９に向けて出力される内部カウント値（６７２６）は、演算回路１８によって演算処理されてからＡＣＲ１９に入力される。例えば、内部カウント値（６７２６）は演算回路によって４０９６（＝２^１２）で割り算され、小数点以下を切り捨てた値（例えば、整数１）がＡＣＲ１９に入力される。そして、ＡＣＲ１９は、更新パルスが入力されるたびに、このような整数値を足して「単位時間当たりのカウント値」として保持する。ここで、単位時間は任意に設定可能な時間であり、例えば、１回変換時間×４０９６回（≒０．８ｓｅｃ×４０９６≒１ｈｏｕｒ）である。ＡＣＲ１９により保持される「単位時間当たりのカウント値」は、図２に示したように単位時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。

上述したクロックカウントによるロジック制御、或いはバイアスフィードバックによるロジック制御を受け、電源投入後のバイアス回路３２が安定動作した後におけるオフセット測定前又はオフセット測定後にスタートアップ回路３１が動作停止される構成の全差動入力オペアンプ１を用いた場合、オフセット測定自体には影響せずに低消費電流化を図ることができる。
即ち、本実施形態のクーロンカウンタ１００の技術的要点は、全差動入力オペアンプ１へ印加する駆動用のバイアス電圧Ｖ_Ｂの生成用に起動電圧を印加する際、バイアス電圧Ｖ_Ｂの生成後に起動電圧の印加を停止するクーロンカウンタの内部電源制御方法であると換言できる。また、起動電圧の印加停止のタイミングをオフセット値の測定に悪影響が出ないようにオフセット測定前又はオフセット測定後にしているため、電源投入後の十分な低消費電流化が図られた上、精度良くオフセット値の測定が行われるようになる。

次に、クーロンカウンタ１００のオフセット値の測定方法について説明する。
図１２は、クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。なお、図１２では、「ＣＬＯＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図９と同じである。また、図１２では、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ⁻を示している。

図１２に示すように、クーロンカウンタ１００のオフセット値の測定を開始するときは、Ｔｉｍｉｎｇ１（即ち、積分容量Ｃｉ１、Ｃｉ２の放電操作）は行わないで、Ｔｉｍｉｎｇ２から始める。つまり、積分容量Ｃｉ１、Ｃｉ２に蓄積された電荷を保持したまま、オフセット値の測定を開始する。図１２に示すように、Ｔｉｍｉｎｇ２では、スイッチＳ１、Ｓ２がオンとなり、他のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ^＋、Ｖｉｎ⁻からそれぞれ電気的に離された状態となる。このとき、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ⁻と、正出力端子側の電位Ｖｏｕｔ^＋はそれぞれＶＣＭとなる。

次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極は、Ｖｉｎ^＋、Ｖｉｎ⁻からそれぞれ電気的に離された状態に維持され、これら入力側電極に電位の変化は生じない。即ち、オフセット測定時の入力電圧は０ｍＶに設定される。その結果、積分容量Ｃｉ１、Ｃｉ２には入力電圧０ｍＶがそれぞれ積分されることとなる。ここでは、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されているため、Ｖｏｕｔ⁻はＶＣＭより大きい、又は小さい値となる。例えば、Ｖｏｕｔ⁻はＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ⁻＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は５０ｍＶに設定される。

次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｄ１、Ｄ２がオフとなる。これにより、基準電圧ＶＲＥＦのサンプリング動作が行われ、Ｖｏｕｔ⁻は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。その結果、Ｖｏｕｔ⁻はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０となる。

次に、２回目のＴｉｍｉｎｇ２では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ^＋、Ｖｉｎ⁻からそれぞれ電気的に離された状態となり、Ｖｏｕｔ⁻とＶｏｕｔ^＋は再びＶＣＭとなる。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ^＋、Ｖｉｎ⁻からそれぞれ電気的に離された状態にあるため、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。その結果、Ｖｏｕｔ⁻は例えばＶＣＭ＋３０となる。また、コンパレータ５は、Ｖｏｕｔ⁻≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は−５０ｍＶに設定される。

次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ⁻は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ⁻はＶＣＭ＋３０に“−５０”が足されて、ＶＣＭ−２０となる。

以下同様の手順で、例えば、３回目、４回目〜８１９２回目までＴｉｍｉｎｇ２〜５を繰り返す。そして、８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１）のカウント値が、１回変換時間当たりのオフセット値である。ここで、全差動入力オペアンプ１やコンパレータ５のオフセットが完全にゼロ、又は、ゼロに近い場合は、信号Ｑと信号ＱＢがそれぞれ４０９６ずつカウントされ、オフセット値は０（＝４０９６−４０９６）となる。また、全差動入力オペアンプ１やコンパレータ５のオフセットが大きいほど、オフセット値も大きくなる。このように、内部カウンタ１１で測定されたオフセット値は、内部カウンタ１１から出力されて、レジスタ２０に保持される。
そして、上述したように、このオフセット値がＣＭＲ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」とのオフセット補正に用いられる。

以下はクーロンカウンタ１００のオフセット補正方法を説明する。まず、ＣＭＲ１７に対するオフセット補正方法について説明する。例えば、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオフセット値が１０の場合は、オフセットの影響により信号Ｑが信号ＱＢよりも１０多くカウントされている。従って、オフセット補正として「１回変換時間当たりのカウント値」６７２６から１０の減算を行う。これにより、オフセット補正後の「１回変換時間当たりのカウント値」は６７１６（＝６７２６−１０）となる。また逆に、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオフセット値が−１０の場合は、信号Ｑが信号ＱＢよりも１０少なくカウントされているので、カウント値に対して１０の加算を行う。これにより、オフセット補正後の「１回変換時間当たりのカウント値」は６７３６（＝６７２６＋１０）となる。

次に、ＡＣＲ１９に対するオフセット補正方法について説明する。例えば、単位時間＝１回変換時間（約０．８ｓｅｃ）×４０９６回に設定した場合、単位時間当たりのオフセット値は、（１回変換時間当たりの）オフセット値を４０９６で割り算し、その値を４０９６回積算した値となる。つまり、「単位時間当たりのオフセット値」＝「１回変換時間当たりのオフセット値」となる。従って、例えば、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット値が１０の場合は、カウント値に対して１０の減算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６７９３（＝６８０３−１０）となる。また逆に、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット値が−１０の場合は、カウント値に対して１０の加算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６８１３（＝６８０３＋１０）となる。

なお、オフセット値は、半導体チップの製造バラツキや温度などにより変化する。従って、例えば、１回変換時間×１０２４回（≒０．８ｓｅｃ×１０２４≒１５ｍｉｎ）毎に、オフセット値の測定を行ってその値をレジスタ２０に保持しておくことが好ましい。これにより、最新のオフセット値を「１回変換時間当たりのオフセット値」と「単位時間当たりのカウント値」とにそれぞれ反映させることができる。
以上のように、本発明の実施形態のクーロンカウンタ１００によれば、特許文献１に開示された従来例とは異なり、コンパレータ５から出力される信号Ｑ、ＱＢの出力数（即ち、パルス数）は入力電圧に比例した数であり、センス抵抗Ｒｓを流れる電流に比例した数である。このため、反転ブロックは不要であり、回路規模の縮小が可能である他、電源投入後の十分な低消費電流化を図ることができる。

また、特許文献１に開示された従来例では、１変換時間ごとに内部容量の両端をショートして放電させているため、１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）以下の僅かな電池充放電電流を検知することはできない。これに対して、本発明の実施形態では、ＩＣ部５０の動作開始時（即ち、Ｔｉｍｉｎｇ１のとき）に、積分容量Ｃｉ１、Ｃｉ２の両端を一度ショートさせるだけである。変換時間ごとに積分容量Ｃｉ１、Ｃｉ２の両端をショートさせる必要はない。従って、カウント動作中に１ＬＳＢ以下の充放電の電流が流れていても、積分容量Ｃｉ１、Ｃｉ２に少しずつ電荷が溜まり続け、それが１ＬＳＢ分の電荷まで溜まれば信号Ｑ、ＱＢのカウント値として出力される。このため、１ＬＳＢ以下の僅かな電流も検知可能である。

さらに、クーロンカウンタ１００のオフセット値の測定方法及びオフセット値の補正方法によれば、クーロンカウンタの構成部分の既存機能でバイアス回路の起動後にスタートアップ回路を動作停止するようにして電源投入後の十分な低消費電流化を図り、しかもその動作停止のタイミングをオフセット値の測定に悪影響が出ないようにオフセット測定前又はオフセット測定後にして精度良くオフセット値の測定が行われるようにした上、入力電圧が０Ｖのときのカウント値（即ち、オフセット値）を測定することができる他、レジスタ２０によりオフセット値が保持されるので、コンパレータ５から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。即ち、ＣＭＲ１７、ＡＣＲ１９から出力されるカウント値はオフセット値を含むが、その後、オフセット補正によりこれらのカウント値からオフセット値が取り除かれる。従って、誤差の少ないカウント値を最終的なカウント値として外部に出力することができる。
上記図１２では、Ｔｉｍｉｎｇ２〜５の間、スイッチＡ１、Ａ２、Ｂ１、Ｂ２をオフにして、オフセット値の測定を行う場合について説明した。しかしながら、オフセット値の測定方法はこれに限られることはない。例えば、図１３に示すようなスイッチ操作により、オフセット値を測定しても良い。

図１３は、クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した処理信号のタイミングチャートである。なお、図１３では、「ＣＬＯＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図９で説明した場合と同じである。また、図１２と同様に、図１３でも、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ⁻を示している。

図１３に示すように、オフセット値の測定はＴｉｍｉｎｇ２から始める。Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチＢ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極にはそれぞれＶｉｎ^＋、Ｖｉｎ⁻が印加され、その出力側電極にはＶＣＭが印加される。また、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ⁻と、正出力端子側の電位Ｖｏｕｔ^＋はそれぞれＶＣＭとなる。なお、図１３に示すように、ここでは、Ｔｉｍｉｎｇ２からＴｉｍｉｎｇ３に移行するまでの短期間（例えば、２０μｓｅｃ）に、スイッチＡ１、Ａ２はオンからオフとなる。

次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２が再度オンとなり、スイッチＢ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。このとき、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極にはＶｉｎ^＋、Ｖｉｎ⁻が印加されるので、その電位はＴｉｍｉｎｇ１のときと同じ値となる。従って、サンプリングされる入力電圧は実質的に０ｍＶとなり、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。図１３では、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を想定しているので、Ｖｏｕｔ⁻は例えばＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ⁻＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は５０ｍＶに設定される。

Ｔｉｍｉｎｇ４、５のスイッチ操作は図１２で説明した場合と同じである。即ち、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ⁻は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ⁻はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０となる。

以下同様の手順で、例えば、２回目、３回目〜８１９２回目までＴｉｍｉｎｇ２〜５を繰り返す。上述した一例の場合と同様、Ｔｉｍｉｎｇ２のときのＶｏｕｔ⁻がＶｏｕｔ⁻≧ＶＣＭとなっているときは信号Ｑを出力すると共に、端子Ｘの電位を−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ２のときのＶｏｕｔ⁻がＶｏｕｔ⁻＜ＶＣＭとなっているときは信号ＱＢを出力すると共に、端子Ｘの電位を５０ｍＶに設定する。そして、Ｔｉｍｉｎｇ２〜５を８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１）のカウント値が、１回変換時間当たりのオフセット値である。
このように、図１３のＴｉｍｉｎｇ２、３で、スイッチＡ１、Ａ２を２回続けてオンすることにより、それぞれ入力電圧０ｍＶを作り出している。従って、入力電圧０ｍＶ時のＶｏｕｔ⁻を出力することができ、このときの信号Ｑ，ＱＢのカウント値をオフセット値として測定することができる。

なお、先の図１２を参照して説明したオフセット値の測定方法の一例と、図１３を参照して説明したオフセット値の測定方法の他例は、基本的に、サンプリング容量Ｃｓ１、Ｃｓ２でサンプリングされる電圧を一定にすることで、システムＳの側で電圧を制御しなくても、入力電圧０ｍＶを作り出すという点で同じである。しかしながら、一例の方は他例の場合と比べて大きな利点がある。それは、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、サンプリング期間中にセンス抵抗Ｒｓの両端の電位が変化した場合でも、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極には影響が生じないという点である。

即ち、他例の方では、Ｔｉｍｉｎｇ２（１回目のスイッチＡ１、Ａ２をオン）とＴｉｍｉｎｇ３（２回目のスイッチＡ１、Ａ２をオン）との間の僅かな時間に、センス抵抗Ｒｓを流れる電流が変化すると、入力電圧が０ｍＶから変化してしまう。このため、センス抵抗Ｒｓを流れる電流の変化が大きい場合は、オフセット値を正確に測定することができない可能性がある。これに対して、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、センス抵抗Ｒｓの電流変化に関わりなく、入力電圧を０ｍＶに維持することができる。従って、オフセット値をより正しく測定することができる。

なお、オフセット値の測定方法の他例によりオフセット値を測定するステップと、測定されたオフセット値をレジスタ２０で保持するステップと、入力電圧に応じてコンパレータ５から出力されるカウント値に対して、レジスタ２０で保持されているオフセット値を反映させるステップとを含むようにオフセット値の補正を実行した場合においても、上述した一例で説明した場合と同様に、クーロンカウンタの構成部分の既存機能でバイアス回路３２の起動後にスタートアップ回路３１を動作停止するようにして電源投入後の十分な低消費電流化を図り、しかもその動作停止のタイミングをオフセット値の測定に悪影響が出ないようにオフセット測定前又はオフセット測定後にして精度良くオフセット値の測定が行われるようにした上、コンパレータ５から出力されるカウント値をオフセット補正することができ、オフセット補正された誤差の少ないカウント値を出力することができる。

本発明の実施形態に係るクーロンカウンタ１００とシステムＳとの関係を示す図。 入力電圧とカウント値との関係を示す図。 図１に示すクーロンカウンタ１００のＩＣ部５０の回路構成を例示した図である。 図３に示す全差動入力オペアンプ１に備えられるスタートアップ回路３１を持つバイアス回路３２の一例を示したブロック図である。 図３に示す全差動入力オペアンプ１に備えられるスタートアップ回路３１を持つバイアス回路３２の他例を示したブロック図である。 図３に示すロジック回路１０によりオフセット値の測定前にスタートアップ回路３１を動作停止する場合の処理動作を示したタイミングチャートである。 図３に示すロジック回路１０によりオフセット値の測定後にスタートアップ回路３１を動作停止する場合の処理動作を示したタイミングチャートである。 図３に示すＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。 図３に示すＩＣ部５０に備えられるスイッチの動作例を示したタイミングチャートである。 入力電圧の信号Ｑ，ＱＢへの変換方法を示した図である。 信号Ｑ，ＱＢのカウント方法を示す図である。 クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。 クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した動作処理信号のタイミングチャートである。

符号の説明

１ 全差動入力オペアンプ、３ 基準電圧発生回路（ＶＲＥＦ）、５ コンパレータ、１０ ロジック回路、１１ 内部カウンタ、１３ 分周器、１５ 更新パルス発生器、１７ ＣＭＲ、１８ 演算回路、１９ ＡＣＲ、２０ レジスタ、３１ スタートアップ回路、３２ バイアス回路、Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２ スイッチ、Ｃｓ１、Ｃｓ２ サンプリング容量、Ｃｉ１、Ｃｉ２ 積分容量

Claims (8)

1. 検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
   スイッチ素子、第１のキャパシタ及び第２のキャパシタ、全差動入力オペアンプを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分した電圧値を前記全差動入力オペアンプで増幅して出力電圧として出力するスイッチト・キャパシタ方式の積分回路と、
   前記積分回路から出力される前記出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路と、
   前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、
   前記カウント値に含まれるオフセット値を保持する記憶回路と、を備えて構成され、
   前記全差動入力オペアンプは、駆動用のバイアス電圧を生成するバイアス回路と、前記バイアス回路を起動するスタートアップ回路とを備え、前記スタートアップ回路は、前記バイアス回路へ起動電圧を印加して起動させた後に動作停止されることを特徴とするクーロンカウンタ。
2. 前記スタートアップ回路は、外部から与えられる停止コマンドにより電源投入後の所定時間経過後に動作停止されることを特徴とする請求項１記載のクーロンカウンタ。
3. 前記カウント回路及び前記記憶回路を含むロジック回路と、前記ロジック回路による動作処理のタイミングを指示するクロック信号を生成する発振回路と、を備え、
   前記ロジック回路は、前記クロック信号のカウント値に基づいて前記スタートアップ回路に対する前記停止コマンドを生成出力することを特徴とする請求項２記載のクーロンカウンタ。
4. 前記カウント回路及び前記記憶回路を含むロジック回路を備え、
   前記ロジック回路は、前記バイアス回路の起動後の前記バイアス電圧の帰還信号に応じて前記スタートアップ回路に対する前記停止コマンドを生成出力することを特徴とする請求項２記載のクーロンカウンタ。
5. 前記ロジック回路は、前記クーロンカウンタにおけるオフセット値の測定を行わせるオフセット測定コマンドを生成出力すると共に、電源投入後の前記オフセット値の測定前に前記停止コマンドを前記スタートアップ回路へ送出することを特徴とする請求項３又は４記載のクーロンカウンタ。
6. 前記ロジック回路は、前記クーロンカウンタにおけるオフセット値の測定を行わせるオフセット測定コマンドを生成出力すると共に、電源投入後の前記オフセット値の測定後に前記停止コマンドを前記スタートアップ回路へ送出することを特徴とする請求項３又は４記載のクーロンカウンタ。
7. 検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第２のキャパシタで積分した電圧値を増幅して出力電圧として出力する全差動入力オペアンプへ印加する駆動用のバイアス電圧の生成用に起動電圧を印加する際、前記バイアス電圧の生成後に前記起動電圧の印加を停止することを特徴とするクーロンカウンタの内部電源制御方法。
8. 前記起動電圧の印加の停止は、前記クーロンカウンタにおけるオフセット測定前又はオフセット測定後に行われることを特徴とする請求項７記載のクーロンカウンタの内部電源制御方法。

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