JPH0287676A - フローテイングゲート型不揮発性メモリ装置 - Google Patents
フローテイングゲート型不揮発性メモリ装置Info
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- JPH0287676A JPH0287676A JP63241292A JP24129288A JPH0287676A JP H0287676 A JPH0287676 A JP H0287676A JP 63241292 A JP63241292 A JP 63241292A JP 24129288 A JP24129288 A JP 24129288A JP H0287676 A JPH0287676 A JP H0287676A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は電気的に書き込み消去可能な不揮発性メモリ(
EEPROM)に関し、特にフラッシュEEPROMと
称されるメモリ装置に関するものである。
EEPROM)に関し、特にフラッシュEEPROMと
称されるメモリ装置に関するものである。
(従来の技術)
フラッシュEEPROMはいずれもチャネルからのホッ
トエレクトロンの注入により書込みが行なわれる点では
共通しているが、消去機構の異なるものが提案されてい
る。
トエレクトロンの注入により書込みが行なわれる点では
共通しているが、消去機構の異なるものが提案されてい
る。
フラッシュEEPROMの一例は、フローティングゲー
トからゲート酸化膜を通して基板側へ電子を抜く方式で
ある。この方式では基板とフローティングゲートの間の
ゲート酸化膜を薄くしなければならないので、書き込ま
れた情報の保持特性が悪くなり、信頼性に問題がある。
トからゲート酸化膜を通して基板側へ電子を抜く方式で
ある。この方式では基板とフローティングゲートの間の
ゲート酸化膜を薄くしなければならないので、書き込ま
れた情報の保持特性が悪くなり、信頼性に問題がある。
そこで、第3図に示されるように、フローティングゲー
ト24に接近して消去ゲート22を設けた形式のものが
提案されている(1985 IEEEInternat
ional 5olid 5tate C1rcuit
s Conference(ISSCC85)論文集、
168−169ページ、5ESSION XIII。
ト24に接近して消去ゲート22を設けた形式のものが
提案されている(1985 IEEEInternat
ional 5olid 5tate C1rcuit
s Conference(ISSCC85)論文集、
168−169ページ、5ESSION XIII。
THPM13.4参照)。
第3図で、20はシリコン基板、22は第1層目多結晶
シリコン層による消去ゲート、24は第2層目多結晶シ
リコン層によるフローティングゲート、26は第3層目
多結晶シリコン層によるコントロールゲート、28はア
ルミニウム配線である。フローティングゲート24と基
板20の間には書込みを行なうためのゲート酸化膜30
が設けられている。電極22,2.4,26、配線28
は絶縁膜により互いに絶縁されている。
シリコン層による消去ゲート、24は第2層目多結晶シ
リコン層によるフローティングゲート、26は第3層目
多結晶シリコン層によるコントロールゲート、28はア
ルミニウム配線である。フローティングゲート24と基
板20の間には書込みを行なうためのゲート酸化膜30
が設けられている。電極22,2.4,26、配線28
は絶縁膜により互いに絶縁されている。
第3図ではフローティングゲート24の電荷は消去電極
22へ抜かれるので、ゲート酸化膜30の厚さを比較的
厚くすることができ、信頼性が高くなる。
22へ抜かれるので、ゲート酸化膜30の厚さを比較的
厚くすることができ、信頼性が高くなる。
(発明が解決しようとする課題)
第3図のE E P ROMは3層多結晶シリコンプロ
セスを用いるため、製造プロセスが複雑になる問題があ
る。
セスを用いるため、製造プロセスが複雑になる問題があ
る。
本発明は簡単なプロセスで製造することができ、信頼性
の高いE E P I?、 OMを提供することを目的
とするものである。
の高いE E P I?、 OMを提供することを目的
とするものである。
(課題を解決するための手段)
本発明のフローティングゲート型不揮発性メモリ装置で
は、フローティンググー l〜の側部に絶縁膜を介して
側壁状消去電極が設けられている。
は、フローティンググー l〜の側部に絶縁膜を介して
側壁状消去電極が設けられている。
側壁状消去電極は例えば多結晶シリコンによす形成する
ことができる。
ことができる。
(作用)
フローティングゲ−1へ側部の側壁状消去電極は、例え
ば多結晶シリコン層のユ、ツチバックによってセルファ
ラインで製造することができ、製造プロセスが簡単であ
る。
ば多結晶シリコン層のユ、ツチバックによってセルファ
ラインで製造することができ、製造プロセスが簡単であ
る。
フローティングゲートの電荷は側壁状消去電極に抜かれ
るので、ゲート酸化膜を比較的厚くして信頼性を高くす
ることができる。
るので、ゲート酸化膜を比較的厚くして信頼性を高くす
ることができる。
(実施例)
第1図は−・実施例を表わす。
1はP型シリコン基板であり、その比抵抗は4〜20Ω
Qmである。素子分離用のフィールド酸化膜2で囲まれ
たフィールド領域には、N型拡散層によってソース3と
ドレイン4が形成されている。チャネル領域−とにはゲ
ート酸化膜5を介して多結晶シリコン層にてなるフロー
ティンググーh6が形成され、その上に眉間絶縁膜7を
介して多結晶シリコン層にてなるコントロールゲート8
が形成されている。フローティングゲート6は2゜oO
人程度の厚さ、コントロールゲート8は4000人程度
0厚さである。
Qmである。素子分離用のフィールド酸化膜2で囲まれ
たフィールド領域には、N型拡散層によってソース3と
ドレイン4が形成されている。チャネル領域−とにはゲ
ート酸化膜5を介して多結晶シリコン層にてなるフロー
ティンググーh6が形成され、その上に眉間絶縁膜7を
介して多結晶シリコン層にてなるコントロールゲート8
が形成されている。フローティングゲート6は2゜oO
人程度の厚さ、コントロールゲート8は4000人程度
0厚さである。
9はフローティングゲート6の側部に側壁状に形成され
た多結晶シリコンにてなる消去電極であり、フローティ
ングゲート6との間にはフローティングゲート6の多結
晶シリコン層を酸化して形成された膜厚2o○Å以下程
度の酸化膜10が設けられており、消去電極9と基板1
の間には基板1を酸化しで形成された厚さが100Å以
下程度の酸化膜11が設けられている。消去電極9は外
部に接続されていてもよく、又はフローティング状態で
あってもよい。
た多結晶シリコンにてなる消去電極であり、フローティ
ングゲート6との間にはフローティングゲート6の多結
晶シリコン層を酸化して形成された膜厚2o○Å以下程
度の酸化膜10が設けられており、消去電極9と基板1
の間には基板1を酸化しで形成された厚さが100Å以
下程度の酸化膜11が設けられている。消去電極9は外
部に接続されていてもよく、又はフローティング状態で
あってもよい。
12は配線用の眉間絶縁膜であり、コンタクトホールが
あけられ、アルミニウム配線13が形成されている。1
4はパッジベージ9ン膜である。
あけられ、アルミニウム配線13が形成されている。1
4はパッジベージ9ン膜である。
次に1本実施例の動作について説明する。
書込みは通常のE P ROMと同様に行なわれる。
すなわち、ドレイン4とコントロールゲート8にプログ
ラム電圧(例えば12.5V)を印加し、チャネルにホ
ットエレクトロンを発生させてそれをフローティングゲ
ート6に注入する。これにより、このメモリ素子のしき
い値電圧が上がり、このメモリ素子はプログラムされた
状態(例えば「o」の状態)となる。
ラム電圧(例えば12.5V)を印加し、チャネルにホ
ットエレクトロンを発生させてそれをフローティングゲ
ート6に注入する。これにより、このメモリ素子のしき
い値電圧が上がり、このメモリ素子はプログラムされた
状態(例えば「o」の状態)となる。
読出しも通常のE P ROMと同様に行なわれる。
すなわち、コントロールゲート8にゲート電圧を印加し
てチャネルが反転してソース3とドレイン4の間に電流
が流れるか否かによってメモリ素子の’IJ+’OJを
判定する。
てチャネルが反転してソース3とドレイン4の間に電流
が流れるか否かによってメモリ素子の’IJ+’OJを
判定する。
フローティングゲート6から電荷を抜く消去の動作は本
発明に特有のものである。消去電極9が外部に接続され
ているかどうかによって異なる。
発明に特有のものである。消去電極9が外部に接続され
ているかどうかによって異なる。
消去電極20が外部に接続されている場合は、ソース3
、コントロールゲート8をグラン1くに落とした状態で
、ドレイン4と消去電極9に高電圧(例えば15V程度
)をかける。これにより、フローティングゲート6の電
荷は酸化膜10を通って消去電極9に抜ける。すなわち
、電流(Fouler−Nordhjcm 電流)が流
れる。これにより、メモリ素子のしきい値電圧が下がり
、「1」の状態になる。
、コントロールゲート8をグラン1くに落とした状態で
、ドレイン4と消去電極9に高電圧(例えば15V程度
)をかける。これにより、フローティングゲート6の電
荷は酸化膜10を通って消去電極9に抜ける。すなわち
、電流(Fouler−Nordhjcm 電流)が流
れる。これにより、メモリ素子のしきい値電圧が下がり
、「1」の状態になる。
消去電極9が外部に接続されていない場合は、ソース3
とコントロールゲート8をグラウンドに落とした状態で
ドレイン4に高電圧をかける。これにより、消去電極9
の電位が上がり、絶縁膜9に高電界がかかり、電流(F
owler−Nordhiem電流)が流れることによ
り、電荷がフローティングゲート6から消去電極9へ、
さらに酸化膜11を通ってドレイン4へ抜ける。これに
より、メモリ素子は「1」の状態になる。
とコントロールゲート8をグラウンドに落とした状態で
ドレイン4に高電圧をかける。これにより、消去電極9
の電位が上がり、絶縁膜9に高電界がかかり、電流(F
owler−Nordhiem電流)が流れることによ
り、電荷がフローティングゲート6から消去電極9へ、
さらに酸化膜11を通ってドレイン4へ抜ける。これに
より、メモリ素子は「1」の状態になる。
実施例では消去電極9はフローティングゲート6のドレ
イン側の側部に設けられているが、プロセスによっては
ソース側の側部にも形成される。
イン側の側部に設けられているが、プロセスによっては
ソース側の側部にも形成される。
ソース側に消去電極9と同じものが存在しても動作に影
響はない。
響はない。
次に、一実施例の製造方法を第2図(A)〜(C)によ
り説明する。
り説明する。
(A)通常のEPROMの製造プロセスにより、基板1
に素子分離用フィールド酸化膜2、ゲート酸化膜5、フ
ローティングゲート6、眉間絶縁膜7及びコントロール
ゲート8を形成した後、全体を酸化性雰囲気にて酸化処
理し、酸化膜を形成する。酸化膜はシリコン基板1上で
は100人程鹿のなるようにする。フローティングゲー
ト6及びコントロールゲート8は低抵抗にするためにリ
ンなどの不純物がドーピングされた多結晶シリコンであ
るので、その増速酸化により200人程皮酸化される。
に素子分離用フィールド酸化膜2、ゲート酸化膜5、フ
ローティングゲート6、眉間絶縁膜7及びコントロール
ゲート8を形成した後、全体を酸化性雰囲気にて酸化処
理し、酸化膜を形成する。酸化膜はシリコン基板1上で
は100人程鹿のなるようにする。フローティングゲー
ト6及びコントロールゲート8は低抵抗にするためにリ
ンなどの不純物がドーピングされた多結晶シリコンであ
るので、その増速酸化により200人程皮酸化される。
これにより、基板1上には100人程鹿の厚さの酸化膜
12、フローティングゲート6の側部には200人程鹿
の厚さの酸化膜10が形成される。
12、フローティングゲート6の側部には200人程鹿
の厚さの酸化膜10が形成される。
この後、例えば砒素を注入してN型拡散Wj3゜4を形
成する。
成する。
(B)全面に多結晶シリコン層15を堆積し、リンをド
ーピングして低抵抗化する。
ーピングして低抵抗化する。
(C)多結晶シリコン層15を異方性エツチング法によ
り全面エツチングする。これにより、フローティングゲ
ート6の側部には側壁状の多結晶シリコン9,9′が残
る。このときのエツチングにはフッ素系ガス(例えばS
F、)を用いたRIEを用いることができる。圧力は
0 、 I Torr程度である。
り全面エツチングする。これにより、フローティングゲ
ート6の側部には側壁状の多結晶シリコン9,9′が残
る。このときのエツチングにはフッ素系ガス(例えばS
F、)を用いたRIEを用いることができる。圧力は
0 、 I Torr程度である。
この後、ソース側の多結晶シリコン9′を除去するため
に、トレイン側の多結晶シリコン9をレジストで被い、
等方性エツチングを行なう。
に、トレイン側の多結晶シリコン9をレジストで被い、
等方性エツチングを行なう。
この後、通常のプロセスにより、第1図に示されるよう
に層間絶縁膜12を堆積し、コンタクトホールをあけた
後、メタル配線13を形成し、パッシベーション膜14
を形成する。
に層間絶縁膜12を堆積し、コンタクトホールをあけた
後、メタル配線13を形成し、パッシベーション膜14
を形成する。
(発明の効果)
本発明ではフローティングゲートの側部に絶縁膜を介し
て側壁状消去電極を設けたので、比較的厚い絶縁膜でフ
ローティングゲートを被うことができ、信頼性が高くな
る。
て側壁状消去電極を設けたので、比較的厚い絶縁膜でフ
ローティングゲートを被うことができ、信頼性が高くな
る。
また、本発明の消去電極はエツチングによってセルファ
ラインで形成することができるので、第3図のEEPR
OMに比べてプロセスが簡単である。消去電極に多結晶
シリコンを用いるとプロセスがなお容易になる。
ラインで形成することができるので、第3図のEEPR
OMに比べてプロセスが簡単である。消去電極に多結晶
シリコンを用いるとプロセスがなお容易になる。
第1図は一実施例を示す断面図、第2図(A、)から同
図(C)は一実施例の製造方法を示す断面図、第3図は
従来のEEPROMを示す断面図である。 5・・・・・・ゲート電極、6・・・・・・フローティ
ングゲート、8・・・・・・コントロールゲート、9・
・・・・・消去電極、10.11・・・・・・酸化膜。
図(C)は一実施例の製造方法を示す断面図、第3図は
従来のEEPROMを示す断面図である。 5・・・・・・ゲート電極、6・・・・・・フローティ
ングゲート、8・・・・・・コントロールゲート、9・
・・・・・消去電極、10.11・・・・・・酸化膜。
Claims (2)
- (1)チャネル上にフローティングゲートとコントロー
ルゲートを備え、フローティングゲートの側部には絶縁
膜を介して側壁状消去電極が設けられているフローティ
ングゲート型不揮発性メモリ装置。 - (2)前記側壁状消去電極が多結晶シリコンにてなる請
求項1記載のフローティングゲート型不揮発性メモリ装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241292A JPH0287676A (ja) | 1988-09-26 | 1988-09-26 | フローテイングゲート型不揮発性メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241292A JPH0287676A (ja) | 1988-09-26 | 1988-09-26 | フローテイングゲート型不揮発性メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0287676A true JPH0287676A (ja) | 1990-03-28 |
Family
ID=17072100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63241292A Pending JPH0287676A (ja) | 1988-09-26 | 1988-09-26 | フローテイングゲート型不揮発性メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0287676A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0491581A2 (en) * | 1990-12-18 | 1992-06-24 | Sundisk Corporation | Dense vertical programmable read only memory cell structures and processes for making them |
JPH04241468A (ja) * | 1991-01-14 | 1992-08-28 | Sharp Corp | 電気的消去可能不揮発性半導体記憶装置及びその製造方法 |
US5477068A (en) * | 1992-03-18 | 1995-12-19 | Rohm Co., Ltd. | Nonvolatile semiconductor memory device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5743470A (en) * | 1980-08-29 | 1982-03-11 | Fujitsu Ltd | Semiconductor device |
JPS6286764A (ja) * | 1985-10-11 | 1987-04-21 | Sony Corp | 半導体装置 |
JPS62249487A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | 不揮発性半導体記憶装置 |
-
1988
- 1988-09-26 JP JP63241292A patent/JPH0287676A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5477068A (en) * | 1992-03-18 | 1995-12-19 | Rohm Co., Ltd. | Nonvolatile semiconductor memory device |
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