JPH0287676A - フローテイングゲート型不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電気的に書き込み消去可能な不揮発性メモリ（
ＥＥＰＲＯＭ）に関し、特にフラッシュＥＥＰＲＯＭと
称されるメモリ装置に関するものである。

（従来の技術） フラッシュＥＥＰＲＯＭはいずれもチャネルからのホッ
トエレクトロンの注入により書込みが行なわれる点では
共通しているが、消去機構の異なるものが提案されてい
る。

フラッシュＥＥＰＲＯＭの一例は、フローティングゲー
トからゲート酸化膜を通して基板側へ電子を抜く方式で
ある。この方式では基板とフローティングゲートの間の
ゲート酸化膜を薄くしなければならないので、書き込ま
れた情報の保持特性が悪くなり、信頼性に問題がある。

そこで、第３図に示されるように、フローティングゲー
ト２４に接近して消去ゲート２２を設けた形式のものが
提案されている（１９８５　ＩＥＥＥＩｎｔｅｒｎａｔ
ｉｏｎａｌ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ
ｓ　Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ８５）論文集、
１６８−１６９ページ、５ＥＳＳＩＯＮ　ＸＩＩＩ。

ＴＨＰＭ１３．４参照）。

第３図で、２０はシリコン基板、２２は第１層目多結晶
シリコン層による消去ゲート、２４は第２層目多結晶シ
リコン層によるフローティングゲート、２６は第３層目
多結晶シリコン層によるコントロールゲート、２８はア
ルミニウム配線である。フローティングゲート２４と基
板２０の間には書込みを行なうためのゲート酸化膜３０
が設けられている。電極２２，２．４，２６、配線２８
は絶縁膜により互いに絶縁されている。

第３図ではフローティングゲート２４の電荷は消去電極
２２へ抜かれるので、ゲート酸化膜３０の厚さを比較的
厚くすることができ、信頼性が高くなる。

（発明が解決しようとする課題） 第３図のＥ　Ｅ　Ｐ　ＲＯＭは３層多結晶シリコンプロ
セスを用いるため、製造プロセスが複雑になる問題があ
る。

本発明は簡単なプロセスで製造することができ、信頼性
の高いＥ　Ｅ　Ｐ　Ｉ？、　ＯＭを提供することを目的
とするものである。

（課題を解決するための手段） 本発明のフローティングゲート型不揮発性メモリ装置で
は、フローティンググー　ｌ〜の側部に絶縁膜を介して
側壁状消去電極が設けられている。

側壁状消去電極は例えば多結晶シリコンによす形成する
ことができる。

（作用） フローティングゲ−１へ側部の側壁状消去電極は、例え
ば多結晶シリコン層のユ、ツチバックによってセルファ
ラインで製造することができ、製造プロセスが簡単であ
る。

フローティングゲートの電荷は側壁状消去電極に抜かれ
るので、ゲート酸化膜を比較的厚くして信頼性を高くす
ることができる。

（実施例） 第１図は−・実施例を表わす。

１はＰ型シリコン基板であり、その比抵抗は４〜２０Ω
Ｑｍである。素子分離用のフィールド酸化膜２で囲まれ
たフィールド領域には、Ｎ型拡散層によってソース３と
ドレイン４が形成されている。チャネル領域−とにはゲ
ート酸化膜５を介して多結晶シリコン層にてなるフロー
ティンググーｈ６が形成され、その上に眉間絶縁膜７を
介して多結晶シリコン層にてなるコントロールゲート８
が形成されている。フローティングゲート６は２゜ｏＯ
人程度の厚さ、コントロールゲート８は４０００人程度
０厚さである。

９はフローティングゲート６の側部に側壁状に形成され
た多結晶シリコンにてなる消去電極であり、フローティ
ングゲート６との間にはフローティングゲート６の多結
晶シリコン層を酸化して形成された膜厚２ｏ○Å以下程
度の酸化膜１０が設けられており、消去電極９と基板１
の間には基板１を酸化しで形成された厚さが１００Å以
下程度の酸化膜１１が設けられている。消去電極９は外
部に接続されていてもよく、又はフローティング状態で
あってもよい。

１２は配線用の眉間絶縁膜であり、コンタクトホールが
あけられ、アルミニウム配線１３が形成されている。１
４はパッジベージ９ン膜である。

次に１本実施例の動作について説明する。

書込みは通常のＥ　Ｐ　ＲＯＭと同様に行なわれる。

すなわち、ドレイン４とコントロールゲート８にプログ
ラム電圧（例えば１２．５Ｖ）を印加し、チャネルにホ
ットエレクトロンを発生させてそれをフローティングゲ
ート６に注入する。これにより、このメモリ素子のしき
い値電圧が上がり、このメモリ素子はプログラムされた
状態（例えば「ｏ」の状態）となる。

読出しも通常のＥ　Ｐ　ＲＯＭと同様に行なわれる。

すなわち、コントロールゲート８にゲート電圧を印加し
てチャネルが反転してソース３とドレイン４の間に電流
が流れるか否かによってメモリ素子の’ＩＪ＋’ＯＪを
判定する。

フローティングゲート６から電荷を抜く消去の動作は本
発明に特有のものである。消去電極９が外部に接続され
ているかどうかによって異なる。

消去電極２０が外部に接続されている場合は、ソース３
、コントロールゲート８をグラン１くに落とした状態で
、ドレイン４と消去電極９に高電圧（例えば１５Ｖ程度
）をかける。これにより、フローティングゲート６の電
荷は酸化膜１０を通って消去電極９に抜ける。すなわち
、電流（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｊｃｍ　電流）が流
れる。これにより、メモリ素子のしきい値電圧が下がり
、「１」の状態になる。

消去電極９が外部に接続されていない場合は、ソース３
とコントロールゲート８をグラウンドに落とした状態で
ドレイン４に高電圧をかける。これにより、消去電極９
の電位が上がり、絶縁膜９に高電界がかかり、電流（Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｉｅｍ電流）が流れることによ
り、電荷がフローティングゲート６から消去電極９へ、
さらに酸化膜１１を通ってドレイン４へ抜ける。これに
より、メモリ素子は「１」の状態になる。

実施例では消去電極９はフローティングゲート６のドレ
イン側の側部に設けられているが、プロセスによっては
ソース側の側部にも形成される。

ソース側に消去電極９と同じものが存在しても動作に影
響はない。

次に、一実施例の製造方法を第２図（Ａ）〜（Ｃ）によ
り説明する。

（Ａ）通常のＥＰＲＯＭの製造プロセスにより、基板１
に素子分離用フィールド酸化膜２、ゲート酸化膜５、フ
ローティングゲート６、眉間絶縁膜７及びコントロール
ゲート８を形成した後、全体を酸化性雰囲気にて酸化処
理し、酸化膜を形成する。酸化膜はシリコン基板１上で
は１００人程鹿のなるようにする。フローティングゲー
ト６及びコントロールゲート８は低抵抗にするためにリ
ンなどの不純物がドーピングされた多結晶シリコンであ
るので、その増速酸化により２００人程皮酸化される。

これにより、基板１上には１００人程鹿の厚さの酸化膜
１２、フローティングゲート６の側部には２００人程鹿
の厚さの酸化膜１０が形成される。

この後、例えば砒素を注入してＮ型拡散Ｗｊ３゜４を形
成する。

（Ｂ）全面に多結晶シリコン層１５を堆積し、リンをド
ーピングして低抵抗化する。

（Ｃ）多結晶シリコン層１５を異方性エツチング法によ
り全面エツチングする。これにより、フローティングゲ
ート６の側部には側壁状の多結晶シリコン９，９′が残
る。このときのエツチングにはフッ素系ガス（例えばＳ
　Ｆ、）を用いたＲＩＥを用いることができる。圧力は
０　、　Ｉ　Ｔｏｒｒ程度である。

この後、ソース側の多結晶シリコン９′を除去するため
に、トレイン側の多結晶シリコン９をレジストで被い、
等方性エツチングを行なう。

この後、通常のプロセスにより、第１図に示されるよう
に層間絶縁膜１２を堆積し、コンタクトホールをあけた
後、メタル配線１３を形成し、パッシベーション膜１４
を形成する。

（発明の効果） 本発明ではフローティングゲートの側部に絶縁膜を介し
て側壁状消去電極を設けたので、比較的厚い絶縁膜でフ
ローティングゲートを被うことができ、信頼性が高くな
る。

また、本発明の消去電極はエツチングによってセルファ
ラインで形成することができるので、第３図のＥＥＰＲ
ＯＭに比べてプロセスが簡単である。消去電極に多結晶
シリコンを用いるとプロセスがなお容易になる。

【図面の簡単な説明】

第１図は一実施例を示す断面図、第２図（Ａ、）から同
図（Ｃ）は一実施例の製造方法を示す断面図、第３図は
従来のＥＥＰＲＯＭを示す断面図である。 ５・・・・・・ゲート電極、６・・・・・・フローティ
ングゲート、８・・・・・・コントロールゲート、９・
・・・・・消去電極、１０．１１・・・・・・酸化膜。

Claims (2)

【特許請求の範囲】
1. （１）チャネル上にフローティングゲートとコントロー
   ルゲートを備え、フローティングゲートの側部には絶縁
   膜を介して側壁状消去電極が設けられているフローティ
   ングゲート型不揮発性メモリ装置。
2. （２）前記側壁状消去電極が多結晶シリコンにてなる請
   求項１記載のフローティングゲート型不揮発性メモリ装
   置。