JPH0473169B2 - - Google Patents
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- JPH0473169B2 JPH0473169B2 JP5554885A JP5554885A JPH0473169B2 JP H0473169 B2 JPH0473169 B2 JP H0473169B2 JP 5554885 A JP5554885 A JP 5554885A JP 5554885 A JP5554885 A JP 5554885A JP H0473169 B2 JPH0473169 B2 JP H0473169B2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Shift Register Type Memory (AREA)
Description
〔発明の技術分野〕
本発明はアイソレーシヨン用集積回路、特に多
目的に使用でき高速でデータ転送可能なアイソレ
ーシヨン用集積回路に関する。
〔従来技術及びその問題点〕
直流や低周波の計測にあたつては、測定系と
ACラインその他のグランド系との間のアイソレ
ーシヨンが重要である。このアイソレーシヨンを
行うため従来から各種の回路構成が提案されてき
た。これらの回路構成は基本的には両系の並列デ
ータ路間を直並列変換器←→光カプラ←→直並列変換
器から成る回路で結合している。そしてこの回路
を制御するため、両系にプロセツサを設けてい
る。あるいは、プロセツサが直接的に直並変換を
行なう回路構成もあつた。
上述のような回路構成を用いた場合、プロセツ
サがデータ転送の手順を実行する、ソフトウエア
によるデータ転送制御を行うことになるので、オ
ーバーヘツドが大きくなり、データ転送速度が低
下する。また、プロセツサを各々の系に設けるの
で価格が上昇し、さらに夫々のプロセツサのため
のデータ転送制御用ソフトウエアを開発する必要
があるので、そのための工数も必要になる。ま
た、プロセツサの使用を回避するためにハードウ
エアでデータ転送制御回路を作成しようとする
と、回路が大きくなり、基板面積・消費電力、・
発熱量の増大が問題となる。この回路を集積回路
で構成することでこのような問題を解消できる可
能性があるが、通常は使用個数が少ないので１個
当たりの費用がかかりすぎるという問題がある。
〔発明の目的〕
本発明の目的は上記従来技術の問題を解消し、
少ない部品点数で系間のアイソレーシヨンを実現
するとともに、同一チツプを多様な条件下で使用
可能とすることによつて、価格を引き下げ得るア
イソレーシヨン用集積回路を提供することを目的
とする。
〔発明の概要〕
上記目的を達成するため、本発明のアイソレー
シヨン用集積回路は、アイソレーシヨンを取るべ
き系の並列バスのアドレス線及びデータ線に夫々
接続される複数ビツトのアドレス端子及びデータ
端子と制御信号端子とアイソレーシヨン用の光結
合器などの結合手段に接続される直列信号端子と
を外側に設け、内部にはアドレス端子・データ端
子との間でデータ交換可能なアドレス用・データ
用のシフトレジスタと、これらシフトレジスタ相
互及びシフトレジスタと直列信号端子との間での
直列転送経路の切換を行う接続回路を有してい
る。更に、この集積回路は主系（アクセスを要求
する側の系）でも、また従系（アクセス要求を受
ける側の系）でも同じものを使用できるようにす
るために、系を切換えるための信号を入力する端
子を設けている。この切換信号などにより、アド
レスやデータが並列バスからシフトレジスタ経由
で光結合器へ送る経路を形成したり、あるいはそ
の逆方向の経路を形成したりする。このような経
路の形成は集積回路内部で行われるため、並列バ
スから見るとこの集積回路はこのバスに接続され
た通常のデバイスであるようにみえるので特別な
制御を外部から与える必要がない。また、上述の
切換動作により、１個の集積回路で複数の箇所に
使用できるので、使用個数が多くなり、集積回路
の単価を低減することができる。
〔発明の実施例〕
第１図は本発明の一実施例のブロツク図であ
る。第１図において、アイソレーシヨン用集積回
路（以下、単にICと称する）１０内にはタイミ
ング・ブロツク１２、接続回路１６、シフトレジ
スタ・ブロツク１８が設けられている。シフトレ
ジスタ・ブロツク１８中には制御レジスタ１９、
４ビツトのシフトレジスタS0，S1，S2，S3が設け
られている。タイミング・ブロツク１２とIC１
０の端子間にはICの設定状態等によつてこれら
の間の接続を切換える双方向バツフアやスイツチ
１１，１３が設けられている。また接続回路１６
の出力Sout２とIC１０の直列出力端子SRO２と
の間にはタイミング・ブロツク１２のシリアル
Ｒ／信号を直列出力端子から出力するため等に
用いられる切換え回路１４が設けられている。タ
イミング・ブロツク１２からシフトレジスタ・ブ
ロツク１８へは以下の様な制御信号が与えられ
る：アドレス端子A0ないしA7及びデータ端子D0
ないしD7とシフトレジスタ・ブロツク１８との
間の伝送方向を夫々切換える信号AOE，DOE；
レジスタ類のクリアを行なうクリア信号；クロツ
クに応答した動作を活性化／不活性化する信号
CKE；シフトレジスタS0ないしS3に次のクロツ
ク・タイミングで並列ロードをおこさせるロード
信号；シフト、並列ロード等のタイミングを与え
るクロツク信号。
接続回路１６はシフトレジスタ・ブロツク１８
中のシフトレジスタS0，S1，S2，S3の各シフト出
力SO0，SO1，SO2，SO3及びIC１０の直列入力
端子SRI１、SRI２から信号を入力し、、動作モ
ードに従つて適当に経路を設定してシフトレジス
タS0，S1，S2，S3の各シフト入力SI0，SI1，SI2，
SI3及びIC１０の直列出力端子SRO１，SRO２へ
向かう出力Sout１、Sout２へ出力する。シフト
レジスタS0ないしS3及び接続回路１６内のスイツ
チSW１，SW２，SW３，SW４，SW５の接続
関係を第２図に示す。またIC１０の各動作モー
ドにおけるこれらスイツチSW１ないしSW５の
接点位置を下表に示す。なお動作モードの意味や
如何なる場合に各動作モードが用いられるかにつ
いては後述する。
TECHNICAL FIELD OF THE INVENTION The present invention relates to an isolation integrated circuit, and more particularly to an isolation integrated circuit that can be used for multiple purposes and is capable of high-speed data transfer. [Prior art and its problems] When measuring direct current or low frequency, the measurement system and
Isolation from AC lines and other ground systems is important. Various circuit configurations have been proposed to perform this isolation. These circuit configurations basically connect the parallel data paths of both systems with a circuit consisting of a serial-to-parallel converter←→optical coupler←→serial-to-parallel converter. In order to control this circuit, processors are provided in both systems. Alternatively, there was also a circuit configuration in which a processor directly performed serial-to-parallel conversion. When the above-described circuit configuration is used, data transfer is controlled by software in which a processor executes data transfer procedures, which increases overhead and reduces data transfer speed. Furthermore, since a processor is provided in each system, the cost increases, and it is also necessary to develop data transfer control software for each processor, which requires additional man-hours. Additionally, if you try to create a data transfer control circuit in hardware to avoid using a processor, the circuit will become larger, resulting in lower board space, power consumption, etc.
The problem is that the amount of heat generated increases. Although it is possible to solve this problem by configuring this circuit with an integrated circuit, there is a problem that the cost per circuit is too high because the number of circuits used is usually small. [Object of the invention] The object of the present invention is to solve the problems of the above-mentioned prior art,
The purpose of the present invention is to provide an isolation integrated circuit that achieves isolation between systems with a small number of parts and allows the same chip to be used under various conditions, thereby reducing the price. . [Summary of the Invention] In order to achieve the above object, the isolation integrated circuit of the present invention has a multi-bit address terminal and A data terminal, a control signal terminal, and a serial signal terminal connected to a coupling means such as an optical coupler for isolation are provided on the outside, and an address terminal that can exchange data between the address terminal and the data terminal is provided inside. - It has a data shift register and a connection circuit that switches the serial transfer path between these shift registers and between the shift register and the serial signal terminal. Furthermore, this integrated circuit has a signal for switching systems so that it can be used in both the main system (the system requesting access) and the slave system (system receiving the access request). A terminal is provided for input. This switching signal forms a path for sending addresses and data from the parallel bus via the shift register to the optical coupler, or forms a path in the opposite direction. Since the formation of such paths takes place within the integrated circuit, from the point of view of the parallel bus, the integrated circuit appears to be a normal device connected to the bus, and no special external control is required. Further, by the above-mentioned switching operation, one integrated circuit can be used in a plurality of locations, so the number of integrated circuits used can be increased, and the unit cost of the integrated circuit can be reduced. [Embodiment of the Invention] FIG. 1 is a block diagram of an embodiment of the present invention. In FIG. 1, an isolation integrated circuit (hereinafter simply referred to as IC) 10 includes a timing block 12, a connection circuit 16, and a shift register block 18. In the shift register block 18 there are control registers 19,
4-bit shift registers S 0 , S 1 , S 2 , and S 3 are provided. Timing block 12 and IC1
A bidirectional buffer and switches 11 and 13 are provided between the terminals 0 and 0 to change the connection between them depending on the setting state of the IC. Also, the connection circuit 16
A switching circuit 14 used for outputting the serial R/ signal of the timing block 12 from the serial output terminal is provided between the output Sout2 of the IC 10 and the serial output terminal SRO2 of the IC 10. The following control signals are provided from timing block 12 to shift register block 18: address terminals A 0 to A 7 and data terminal D 0.
or signals AOE and DOE for switching the transmission direction between D 7 and shift register block 18, respectively;
Clear signal that clears registers; signal that activates/deactivates operations in response to a clock
CKE: Load signal that causes parallel loading to shift registers S0 to S3 at the next clock timing; Clock signal that provides timing for shifting, parallel loading, etc. Connection circuit 16 is connected to shift register block 18
Signals are input from the shift outputs SO 0 , SO 1 , SO 2 , SO 3 of the shift registers S 0 , S 1 , S 2 , S 3 in the middle and the serial input terminals SRI1, SRI2 of IC10, and Then , set the appropriate route and input each shift input SI 0 , SI 1 , SI 2 ,
The outputs Sout1 and Sout2 go to the serial output terminals SRO1 and SRO2 of SI 3 and IC10. The connection relationship between the shift registers S0 to S3 and the switches SW1, SW2, SW3, SW4, and SW5 in the connection circuit 16 is shown in FIG. Further, the contact positions of these switches SW1 to SW5 in each operation mode of the IC 10 are shown in the table below. The meaning of the operation modes and when each operation mode is used will be described later.
以上説明した様に、本発明によれば同一のIC
を動作モードの切換によつて多様な情況下で使用
することができる。集積回路においては、同一の
品種が多数使用できる様にすることが集積回路の
製造コストを抑える点で有効である。従つて、本
発明によれば高機能で低価格のアイソレーシヨン
用集積回路を提供することができ、システム・コ
ストの低減に大いに有効である。
また、本発明のアイソレーシヨン用集積回路を
用いることにより、アイソレーシヨンの対象とな
る各モジユール内部のバスと光結合器との間で信
号の変換を行うことができる。従つて、CPUや
その他のバス上のデバイスから見ると、光結合器
等によつてアイソレーシヨンされている他のモジ
ユール上のデバイスもバス上に直結されているよ
うに見える。従つて、CPU等が光結合器の存在
を直接に意識した動作（例えば直並列変換やこの
集積回路制御のための特別な信号の発生）をする
必要はなく、回路構成を簡単にすることができ
る。
なお、本発明のアイソレーシヨン用集積回路の
作成にあたつては多様な方法を用いることがで
き、特に個数が少ない場合にはゲートアレイ等を
用いても良い。また本発明は実施例の構成に限定
されるものではなく、当業者にとつては多様な変
型は容易である。たとえばアドレス、データの幅
や直列伝送路の本数は必要に応じて自由に設定で
きる。また、光結合器等を介して渡される制御用
信号についても通常のバスや伝送路を介して受け
渡されるもの等から必要に応じて選択して良い。
As explained above, according to the present invention, the same IC
It can be used under various situations by switching the operation mode. In integrated circuits, making it possible to use a large number of the same type is effective in reducing the manufacturing cost of integrated circuits. Therefore, according to the present invention, it is possible to provide a highly functional and low-cost isolation integrated circuit, which is highly effective in reducing system costs. Furthermore, by using the isolation integrated circuit of the present invention, signals can be converted between the bus and the optical coupler inside each module to be isolated. Therefore, from the perspective of the CPU and other devices on the bus, devices on other modules that are isolated by optical couplers etc. also appear to be directly connected to the bus. Therefore, there is no need for the CPU, etc. to perform operations that are directly aware of the existence of the optical coupler (for example, serial/parallel conversion or generation of special signals for controlling this integrated circuit), which simplifies the circuit configuration. can. Note that various methods can be used to create the isolation integrated circuit of the present invention, and especially when the number of circuits is small, a gate array or the like may be used. Furthermore, the present invention is not limited to the configurations of the embodiments, and those skilled in the art can easily make various modifications. For example, the address, data width, and number of serial transmission lines can be freely set as necessary. Furthermore, control signals passed through an optical coupler or the like may be selected from those passed through a normal bus or transmission line, etc., as necessary.
第１図は本発明の一実施例のブロツク図、第２
図は第１図中のシフトレジスタおよび接続回路の
主要部の構成を示す回路図、第３図は各動作モー
ドにおける第２図に示したシフトレジスタの接続
状態を示す図、第４図および第５図は夫々本発明
の一実施例のアイソレーシヨン用集積回路の使用
例を示すブロツク図、第６Ａ図および第６Ｂ図は
第４図中の使用例の動作を示すタイムチヤート、
第７図は第５図中の使用例の動作を示すタイムチ
ヤートである。
１０，１０−１，１０−２，１０−３：アイソ
レーシヨン用集積回路、１２：タイミング・ブロ
ツク、１６：接続回路、１８：シフトレジスタ・
ブロツク、１９：制御レジスタ、S0ないしS3：シ
フトレジスタ、SRI１，SRI２：直列入力端子、
SRO１，SRO２：直列出力端子、A0ないしA7：
アドレス端子、D0ないしD7：データ端子、SW１
ないしSW５：スイツチ。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
The figure is a circuit diagram showing the configuration of the main parts of the shift register and connection circuit in Fig. 1, Fig. 3 is a diagram showing the connection state of the shift register shown in Fig. 2 in each operation mode, and Figs. 5 is a block diagram showing a usage example of the isolation integrated circuit according to an embodiment of the present invention, FIGS. 6A and 6B are time charts showing the operation of the usage example in FIG.
FIG. 7 is a time chart showing the operation of the usage example shown in FIG. 10, 10-1, 10-2, 10-3: Isolation integrated circuit, 12: Timing block, 16: Connection circuit, 18: Shift register
Block, 19: Control register, S0 to S3 : Shift register, SRI1, SRI2: Serial input terminal,
SRO1, SRO2: Series output terminals, A 0 to A 7 :
Address terminal, D 0 to D 7 : Data terminal, SW1
Or SW5: Switch.
Claims (1)
線に夫々に接続される複数ビツトのアドレス端子
と複数ビツトのデータ端子と制御信号端子とアイ
ソレーシヨン用の結合手段に接続される直列入力
信号端子及び直列出力信号端子と動作モードを主
系モード／従系モードとの間で切換える系切換信
号を入力する系切換端子とを設け、 内部には、 アドレス用シフトレジスタと、 データ用シフトレジスタと、 前記系切換信号に基づいて前記シフトレジスタ
と前記直列信号端子と前記アドレス端子と前記デ
ータ端子との間の相互接続を切換える接続回路と 前記制御信号端子に与えられた信号及び前記直
列入力信号端子から与えられた信号に応答して前
記並列バスとの間でインターフエースを取るタイ
ミング手段と を設け、 前記アドレス用シフトレジスタは、前記系切換
信号が主系モードを指示しているときにはその並
列入力が前記アドレス端子に接続されるととも
に、その直列出力が前記直列出力信号端子に接続
され、また前記系切換信号が従系モードを指示し
ているときにはその並列出力が前記アドレス端子
に接続されるとともに、その直列入力が前記直列
入力信号端子に接続され、 前記データ用シフトレジスタは、データ転送の
方向に基づいて、その並列出力と並列入力の一方
が前記データ端子に接続されるとともに、その直
列入力と直列出力の一方が前記直列出力信号端子
と前記直列入力信号端子の一方に接続されるよう
に前記接続回路によつて制御される ことを特徴とするアイソレーシヨン用集積回路。 ２ 前記アドレス用シフトレジスタまたは前記デ
ータ用シフトレジスタとの間で直列伝送を行うこ
とのできる前記直列入力信号端子及び前記直列出
力信号端子は夫々複数個設けられ、 前記アドレス用シフトレジスタと前記データ用
シフトレジスタは複数のシフトレジスタ区画を有
するアドレス用レジスタ区画群及びデータ用レジ
スタ区画群に夫々分割され、 前記各レジスタ区画群内の前記シフトレジスタ
区画は、互いに直列接続されて１つのシフトレジ
スタとして動作させることができるとともに、 前記直列出力信号端子あるいは直列入力信号端
子の内で使用されていないものがある時点では前
記シフトレジスタ区画の各々が前記使用されてい
ない前記信号端子を使用して他の前記シフトレジ
スタ区画と並列に伝送を行う ことを特徴とする特許請求の範囲第１項記載のア
イソレーシヨン用集積回路。[Scope of Claims] 1. A multi-bit address terminal, a multi-bit data terminal, a control signal terminal connected to the address line, data line, and control signal line of a parallel bus, respectively, and connection means for isolation. A series input signal terminal and a serial output signal terminal are provided, and a system switching terminal is provided for inputting a system switching signal for switching the operation mode between master mode and slave mode, and internally includes an address shift register, a data shift register; a connection circuit that switches interconnection between the shift register, the serial signal terminal, the address terminal, and the data terminal based on the system switching signal; a signal applied to the control signal terminal; timing means for interfacing with the parallel bus in response to a signal applied from the serial input signal terminal; When the system switching signal indicates slave mode, its parallel input is connected to the address terminal and its serial output is connected to the serial output signal terminal, and when the system switching signal indicates slave mode, its parallel output is connected to the address terminal. and its serial input is connected to the serial input signal terminal, and the data shift register has one of its parallel output and parallel input connected to the data terminal based on the direction of data transfer. and an isolation integrated circuit, characterized in that it is controlled by the connection circuit so that one of the series input and the series output is connected to one of the series output signal terminal and the series input signal terminal. . 2. A plurality of the serial input signal terminals and a plurality of the serial output signal terminals that can perform serial transmission between the address shift register and the data shift register are provided, and the address shift register and the data shift register The shift register is divided into an address register section group and a data register section group each having a plurality of shift register sections, and the shift register sections in each register section group are connected in series with each other to operate as one shift register. and at a time when any of the serial output signal terminals or the serial input signal terminals are unused, each of the shift register sections uses the unused signal terminals to 2. The isolation integrated circuit according to claim 1, wherein transmission is performed in parallel with the shift register section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5554885A JPS61214622A (en) | 1985-03-19 | 1985-03-19 | Integrated circuit for isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5554885A JPS61214622A (en) | 1985-03-19 | 1985-03-19 | Integrated circuit for isolation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214622A JPS61214622A (en) | 1986-09-24 |
| JPH0473169B2 true JPH0473169B2 (en) | 1992-11-20 |
Family
ID=13001757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5554885A Granted JPS61214622A (en) | 1985-03-19 | 1985-03-19 | Integrated circuit for isolation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214622A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256618B2 (en) | 2003-08-18 | 2007-08-14 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
-
1985
- 1985-03-19 JP JP5554885A patent/JPS61214622A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214622A (en) | 1986-09-24 |
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