JPH0283646A - メモリエラー監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリからのリートデータに対するメモリエ
ラー監視回路に関し、特に、情報処理装置内において主
記憶装置から読み出されたリードデータについてエラー
検出および訂正を行なうメモリエラー監視回路に関する
。

［従来の技術］ 従来のメモリエラー監視回路は、メモリ回路からのリー
ドデータに対して１ビットエラーが検出された場合、リ
ードデータのエラー訂正を行なうとともに、常に１ビッ
トエラーが発生したことを中央処理装置へ報告していた
。従って、中央処理装置は、その都度、必要データの収
集を行なっていた。

［解決すべき課題］ 上述した従来のメモリエラー監視回路は、メモリからの
り一トデータに対して１とットエラー検出と訂正を行な
い、１ビットエラーが発生した場合は、常に中央処理装
置に対して報告していたため、中央処理装置は、その都
度、必要データを収集し、その処理動作のためにオーバ
ーヘットロスが増加する結果、素子の故障などによって
１ビットエラーが頻発したような場合にはシステムの稼
働に影響を与えてしまうという課題があフた。

本発明は２、上記課題にかんがみてなされたもので、訂
正可能な１ビットエラーについてのエラー報告によって
システムの稼働に影響を与えてしまうことのないメモリ
エラー監視回路の提供を目的とする。

［課題の解決手段］ 上記目的を達成するため、本発明のメモリエラー監視回
路は、メモリからのリードデータについて１ビットエラ
ーを検出し、１ビットエラーが検出された場合は１ビッ
トエラー信号を送出するメモリーエラー検出回路と、こ
のメモリーエラー検出回路から送出されるリードデータ
と１ビットエラー信号にもとづいて正しいデータを送出
するエラー訂正回路と、上記メモリーエラー検出回路か
ら送出される１ビットエラー信号を入力し、ｌビットエ
ラーの発生とカウント、および】ビットエラーカウンタ
のオーバーフローについての各情報報告を制御するエラ
ー情報報告制御回路とを備えた構成としである。

［実施例］ 以下、図面にもとづいて本発明の詳細な説明する。

第１図は、本発明の一実施例に係るメモリエラー監視回
路のブロック図である。

同図において、】は外部メモリ回路からのり一１Ｓデー
タに対して１ビットエラーと２ビットエラーを検出し、
１ビットエラー信号または２ビットエラー信号を送出す
るメモリエラー検出回路である。また、２はこのメモリ
エラー検出回路１から送出されるリートデータ信号と１
ビットエラー信号を入力し、エラーしたリードデータを
訂正して正しいデータを中央処理装置へ送出するエラー
訂正回路である。

次に、３は上記メモリエラー検出回路ｌから送出される
１ビットエラー信号により＋１カウントアツプする１ビ
ットエラーカウンタ回路、４は同じく上記メモリエラー
検出回路ｌからの１ビットエラー信号をゲートして中央
処理装置へのエラー報告を抑止するエラーゲート回路、
５はこのエラーゲート回路４に対する抑止信号を制御し
、中央処理装置へのエラー報告を行なうか否かのモート
を設定するモードレジスタ回路、そして６は上記１ビッ
トエラーカウンタ回路３からのエラーカウント信号を中
央処理装置からのゲート信号によって抑止するゲート回
路である。

すなわち、これらのエビットエラーカウンタ回路３〜ゲ
ート回路６によってエラー情報報告制御回路を構成して
いる。

上記構成において、メモリ回路からのり−ｊ・データ１
００は、メモリエラー検出回路１に入力され、１ビット
エラーと２ビットエラーの検出が行なわれる。なお、エ
ラー検出法は、−船釣なＦＣＣをデータに付加する方法
を採用し、簡単に実施できる。

ここで、リードデータ１００が１ヒツトエラーを起こし
ていた場合は、メモリエラー検出回路１によって１ビッ
トエラーが検出され、１ビットエラー信号１０２とデー
タ信号１０１がエラー訂正回路２に入力される。そして
、エラー訂正回路２ては、ＦＣＣとともに、メモリ回路
からのり一トデータ信号を訂正し、正しいデータ信号２
０１を中央処理装置へ送出する。

これに対し、通常、２とットエラーは訂正不可としてい
る。このため、メモリエラー検出回路１にてリートデー
タ１００の２とットエラーが検出された場合は、２ビッ
トエラー信号１０３が中央処理装置へ送出される。

ところで、１ビットエラーの場合、データ信号２０１は
正しく訂正されているため、中央処理装置はそのままエ
ラーが発生しなかったものとして使用することができる
。

一方、２とットエラーの場合、データ信号２０１はエラ
ーが発生したままのものであるため、中央処理装置では
使用できない。しかし、メモリエラー検出回路ｌから送
出されろ２ビットエラー信号１０３によって判別可能で
あるため、再読み出しなとによって対処できる。

さて、メモリエラー検出回路１によって検出された１ビ
ットエラー信号１０２は、１ビットエラーカウンタ回路
３とエラーゲート回路４にも送出される。

この１ビットエラーカウンタ回路３は、１ビットエラー
信号１０３をトリガとして＋１するカウント機能を有し
ている。つまり、１ビットエラーの発生回数をカウント
できる。

一方、エラーゲート回路４に入力された１ビットエラー
信号１０２は、中央処理装置へ送出される。

ところで、通常、中央処理装置では、１ビットエラーが
発生してもデータ自体は訂正されているため、そのまま
使用しているが、１ビットエラーが発生した事実は記録
している。つまり、１とットエラーが発生したときにメ
モリエラー検出回路ｌから１ビットエラー信号１０２が
送出され、そのまま中央処理装置へ通知している。そし
て、中央処理装置では、この１ビットエラー信号をトリ
ガとしてメモリの状態情報などのステータスを採取して
いる。

しかし、ステータスを採取する場合は、一般の処理動作
が中断してしまうため、性能の低下を招かざるを得なか
った。これは、素子などの故障によって１ビットエラー
が頻発する場合に、中央処理装置の性能を著しく低下せ
しめる。すなわち、エラー訂正を行なって正しく動作し
ているにもかかわらず、処理動作が遅くなり、問題とな
ることも多かった。

これに対し、本実施例では、１ビットエラー信号１０２
を直接、中央処理装置へ送出することをせず、中間にエ
ラーゲート回路４を設けている。

そして、エラー報告を行なうか否かは、中央処理装置か
らの指示信号によって選択することができるようにして
いる。すなわち、指示信号５００によってセットまたは
リセットできるようモードレジスタ回路５を設け、その
出力信号であるモード信号５０１によって定めている。

これにより、モードレジスタ回路５が論理１１０１１の
時は、１ビットエラーは中央処理装置へ報告されず、論
理１′１１１の時は、即座に報告させることになる。

一方、１ビットエラーカウンタ回路３は、中央処理装置
が１ビットエラーごとに毎回メモリのステータスデータ
な採取する代わりに、１ビットエラーの回数をカウント
するものである。そして、カウントデータ３０１は、ゲ
ート回路６を通って中央処理装置へ送出される。なお、
１ビットエラーカウンタ回路３のリセットは、中央処理
装置から行なう。

ところで、ゲート回路６は、中央処理装置からの指示信
号６００により、カウントデータ３０１を抑止するもの
である。すなわち、中央処理装置がカウントデータを必
要とするとき、例えば一定時間ごとのエラー発生回数を
知りたいときなどに使用される。

しかし、１とットエラーカウンタ３がオーバーフローし
た場合には、オーバーフロー信号３０２を通して直接、
中央処理装置へ報告される。なぜならば、１ビットエラ
ーカウンタ回路３のオーバーフローは、短時間に多数の
１ビットエラーが発生したことを意味し、今後の運用に
も信頼上の問題があるからである。従って、この場合は
、直接、中央処理装置へ報告し、メモリの切り離しなど
の必要な処置をとることができる。

このように本実施例は、外部メモリ回路からのリードデ
ータに対して１ビットエラーと２ビットエラーを検出し
、１ビットエラー１５号または２ビットエラー信号を送
出するメモリエラー検出回路と、このメモリエラー検出
回路から送出されるリートデータ信号と１ビットエラー
信号を入力し、エラーしたり−ｌζデータを訂正して正
しいデータを中央処理装置へ送出するエラー訂正回路と
、Ｌ記メモリエラー検出回路から送出される１ビットエ
ラー信号により＋１カウントアツプする１ビットエラー
カウンタ回路と、同じく上記メモリエラー検出回路から
の１ビットエラー信号をゲートして中央処理装置へのエ
ラー報告を抑止するエラーゲート回路と、このエラーゲ
ート回路に対する押上信号を制御し、中央処理装置への
エラー報告を行なうか否かのモートな設定する１ビツト
工ラ一報告モートレジスタ回路と、」−記１ビットエラ
ーカウンタ回路からのエラーカウント信号を中央処理装
置からのゲート信号によって抑止するエラーカウントゲ
ート回路とを有している。

なお、本発明は−に肥大絶倒に限定されるものでなく、
要旨の範囲内における種々変形例を含むものである。例
えば、上述の実施例では、各種ゲートを設けて信号の送
信を抑止しているが、その絹合せなどについては、任意
である。

［発明の効果コ 以上説明したように本発明は、メモリ回路か１′：）の
リートデータに１ビットエラーが発生した場合でも、中
央処理装置に対して１ビットエラーを報告ぜず、代わり
ごこ１ビットエラーの回数をカウントしているため、中
央処理装置によるエラー発生ことに行なフていた状態情
報などの採取を省略することか可能となり、エラー処理
動作のためのオーバーヘットロスを低減することができ
る結果、稼働性の向上とともに、保守性の向上をも図る
ことが可能なメモリエラー監視回路を提供できるという
効果がある。

【図面の簡単な説明】

第１図Ｃま本発明の一実施例に係るメモリエラー監視回
路のブロック図である。 カモリロＩ各 第 囚 １：メモリエラー検出回路 ２：エラー訂正回路 ３：　ｌビットエラーカウンタ回路 ４：エラーゲート回路 ５：モートレジスタ回路 ６：ゲート回路 甲９：（理装置１

Claims (1)

【特許請求の範囲】
1. メモリからのリードデータについて１ビットエラーを検
   出し、１ビットエラーが検出された場合は１ビットエラ
   ー信号を送出するメモリーエラー検出回路と、このメモ
   リーエラー検出回路から送出されるリードデータと１ビ
   ットエラー信号にもとづいて正しいデータを送出するエ
   ラー訂正回路と、上記メモリーエラー検出回路から送出
   される１ビットエラー信号を入力し、１ビットエラーの
   発生とカウント、および１ビットエラーカウンタのオー
   バーフローについての各情報報告を制御するエラー情報
   報告制御回路とを具備することを特徴とするメモリエラ
   ー監視回路。