JPH06244728A - Trigger synchronizing circuit for waveform generator - Google Patents

Abstract

PURPOSE:To evade a jitter generation due to an asynchronous error between a second sampling clock and an outside trigger by arbitrarily changing the phase of a first sampling clock which generates a digital direct synthesizer. CONSTITUTION:Before the outside trigger is inputted, the output of a delay circuit 21 is low, a flip flop 22 is not set, and the inversion output is high as it is. Then, the first sampling clock is inhibited from passing by a gate 24, and the second sampling clock is made low as it is. After the outside trigger is inputted, a time from the rising of the outside trigger to the rising of the first sampling clock appearing afterward is measured by using a time interval counter 10, and the time difference is digitized, and stored in a memory 11. Afterwards, phase shift amounts corresponding to the time difference are outputted, and stored through adders 14 and 15 and a latch 16 in a memory 11, and an output waveform is phase-shifted.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、デジタル・アナログ変
換器（以下ＤＡ変換器という）とデジタル回路を備えた
ファンクション・ジェネレータに使用されるトリガ同期
化回路に関する。詳しくは、外部トリガ入力と内部クロ
ックとの非同期により生じる出力ジッタを防止するため
の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trigger synchronizing circuit used in a function generator having a digital / analog converter (hereinafter referred to as a DA converter) and a digital circuit. More specifically, the present invention relates to an improvement for preventing output jitter caused by asynchronism between an external trigger input and an internal clock.

【０００２】[0002]

【従来の技術】従来よりデジタル回路やＤＡ変換器を使
用したファンクション・ジェネレータはよく知られてい
る。図３はこの種のファンクション・ジェネレータの一
例を示す要部構成図である。図において、１は基準クロ
ックを発生する基準クロック発生器であり、時間精度を
高めるために、通常水晶発振器あるいは基準水晶発振器
にＰＬＬ（Pase Locked Loop）等により周波数ロックを
かけた電圧制御発振器等が用いられる。２はクロック・
コントローラであり、前記基準クロックと非同期で入力
される外部トリガ信号または制御・演算回路７からのス
タート信号（ＣＰＵスタート）の到来に応じてゲートを
開き、サンプリング・クロックとして基準クロックを出
力するように制御している。2. Description of the Related Art Conventionally, function generators using digital circuits and DA converters are well known. FIG. 3 is a main part configuration diagram showing an example of this type of function generator. In the figure, reference numeral 1 is a reference clock generator that generates a reference clock, and in order to improve time accuracy, a normal crystal oscillator or a voltage controlled oscillator in which a reference crystal oscillator is frequency-locked by a PLL (Pase Locked Loop) or the like is used. Used. 2 is the clock
A controller, which opens a gate in response to the arrival of an external trigger signal input asynchronously with the reference clock or a start signal (CPU start) from the control / arithmetic circuit 7 and outputs the reference clock as a sampling clock. Have control.

【０００３】３はアドレス・ジェネレータであり、アダ
ーとラッチで構成され、クロック・コントローラ２から
のサンプリング・クロックが入力されるごとに所定の値
の累積加算値を出力する。この出力はメモリ４に対する
アドレスとして用いられる。メモリ４には正弦波や三角
波等の時系列データがアドレス順に記憶されていて、ア
ドレス指定により読み出された波形データはデジタル・
アナログ変換器（以下ＤＡ変換器という）５に入力され
る。An address generator 3 is composed of an adder and a latch, and outputs a cumulative addition value of a predetermined value each time the sampling clock from the clock controller 2 is input. This output is used as an address for the memory 4. The memory 4 stores time-series data such as sine waves and triangle waves in the order of addresses, and the waveform data read by addressing is digital.
It is input to an analog converter (hereinafter referred to as a DA converter) 5.

【０００４】ＤＡ変換器４はサンプリング・クロックが
与えられるごとに入力のデジタル信号をアナログ信号に
変換して出力する。６はＤＡ変換器５の出力信号を適宜
増幅して出力する増幅器である。なお、ここでの増幅器
６はローパスフィルタをも含むものである。The DA converter 4 converts an input digital signal into an analog signal and outputs it every time a sampling clock is applied. An amplifier 6 appropriately amplifies the output signal of the DA converter 5 and outputs it. The amplifier 6 here also includes a low-pass filter.

【０００５】アドレス・ジェネレータ３、メモリ４、Ｄ
Ａ変換器５、増幅器６のローパスフィルタ６ａから成る
部分は、デジタル・ダイレクト・シンセサイザ（ＤＤ
Ｓ）と呼ばれ、図４に示すような構成である。アドレス
・ジェネレータ（位相演算器とも呼ぶ）は加算器３１と
ラッチ３２から構成され、基準クロックごとに積算され
たアドレスを発生する。メモリ４では正弦波データテー
ブルによりアドレス（位相データ）を振幅データに変換
する。正弦波データは１周期あるいは複数周期分用意さ
れ、アドレスは必要に応じてエンドレスに循環すること
もできるようになっている。メモリ４から出力される振
幅データはＤＡ変換器５で基準クロックごとにアナログ
電圧に変換され、ローパスフィルタ６ａで高周波成分が
除去される。このようにして、位相演算器に与えるデー
タＮに関連した周波数の正弦波信号が得られ、データＮ
の変化によって正弦波出力信号の周波数が変化する。そ
の様子を図５に示す。同図（ａ），（ｂ）で分かるよう
にＮの値が２倍になると出力の周波数も２倍に変化す
る。Address generator 3, memory 4, D
A part of the A converter 5 and the low pass filter 6a of the amplifier 6 is a digital direct synthesizer (DD).
S), which has a configuration as shown in FIG. The address generator (also called a phase calculator) is composed of an adder 31 and a latch 32, and generates an integrated address for each reference clock. In the memory 4, the address (phase data) is converted into amplitude data by the sine wave data table. The sine wave data is prepared for one cycle or a plurality of cycles, and the address can be circulated endlessly if necessary. The amplitude data output from the memory 4 is converted into an analog voltage for each reference clock by the DA converter 5, and the high frequency component is removed by the low pass filter 6a. In this way, a sine wave signal having a frequency related to the data N given to the phase calculator is obtained, and the data N
Changes the frequency of the sine wave output signal. This is shown in FIG. As can be seen from FIGS. 7A and 7B, when the value of N doubles, the output frequency also doubles.

【０００６】このようにＤＤＳは基準クロックごとに積
算されるデータＮを変えることによって出力波形の周波
数を変えることができ、さらに加算器３１のビット数を
多くするだけで分解能を簡単に高くすることができる。As described above, in the DDS, the frequency of the output waveform can be changed by changing the data N accumulated for each reference clock, and the resolution can be easily increased only by increasing the number of bits of the adder 31. You can

【０００７】クロック・コントローラ２はシリアル接続
された３個のＤ形フリップフロップ２ａ，２ｂ，２ｃ
と、インバータ２ｄおよびゲート２ｅから構成されてい
る。初段のフリップフロップ２ａは、制御・演算回路７
からのストップ信号によりリセットされていて、スイッ
チ８経由でクロック入力端に受ける外部トリガ信号また
は制御・演算回路７からのスタート信号（図６の
（ｂ））を受け、その立ち上がりでセットされる（出力
ＱがＨＩＧＨになる）。なお、スイッチ８の駆動は制御
・演算回路７により行われる。The clock controller 2 comprises three D-type flip-flops 2a, 2b and 2c connected in series.
And an inverter 2d and a gate 2e. The first-stage flip-flop 2a includes a control / arithmetic circuit 7
It is reset by the stop signal from the control signal from the external trigger signal received at the clock input terminal via the switch 8 or the start signal ((b) in FIG. 6) from the control / arithmetic circuit 7 and is set at the rising edge ( Output Q goes HIGH). The switch 8 is driven by the control / arithmetic circuit 7.

【０００８】Ｄ入力として前段のフリップフロップのＱ
出力を受ける２段目および３段目のフリップフロップ２
ｂ，２ｃは、クロック入力端に基準クロックを受けてい
る。このため、３段目のフリップフロップ２ｃの反転出
力は図６の（ｃ）に示すように、トリガ入力時点以降の
２回目のクロックの立ち上がりで、ＬＯＷに反転する。
これによりゲート２ｅが開き、インバータ２ｄ経由の基
準クロックが通過し、図６の（ｄ）に示すようなサンプ
リング・クロックが発生する。このサンプリング・クロ
ックはアドレス・ジェネレータ３およびＤＡ変換器５に
入力され、図６の（ｅ）に示すようなアナログ波形がＤ
Ａ変換器より出力される。このアナログ信号は増幅器６
を経由して適宜に増幅されると共に滑らかな信号に整形
される。The Q of the flip-flop of the preceding stage is used as the D input.
Second-stage and third-stage flip-flops 2 that receive the output
b and 2c receive the reference clock at their clock input ends. Therefore, the inverted output of the third-stage flip-flop 2c is inverted to LOW at the second rise of the clock after the trigger input, as shown in (c) of FIG.
As a result, the gate 2e is opened, the reference clock via the inverter 2d passes, and the sampling clock as shown in FIG. 6D is generated. This sampling clock is input to the address generator 3 and the DA converter 5, and the analog waveform as shown in FIG.
It is output from the A converter. This analog signal is the amplifier 6
The signal is amplified appropriately via and is shaped into a smooth signal.

【０００９】[0009]

【発明が解決しようとする課題】しかしながらこのよう
なファンクション・ジェネレータにおいては、外部トリ
ガ入力は通常基準クロックとは同期しておらず、トリガ
入力後にアナログ波形が出始めるまでの時間にはばらつ
きがある。このばらつきは最大１クロック分であるが、
これに起因して±１／２クロック分のジッタ（出力波形
の時間軸方向の波形移動）が生じることになる。However, in such a function generator, the external trigger input is not normally synchronized with the reference clock, and the time until the analog waveform starts to appear after the trigger input varies. . This variation is one clock maximum,
Due to this, a jitter of ± ½ clock (waveform movement of the output waveform in the time axis direction) occurs.

【００１０】本発明の目的は、このような点に鑑みてな
されたもので、ＤＤＳにより発生する第１のサンプリン
グ・クロックと外部トリガとの位相差を測定し、ＤＤＳ
で強制的に出力波形の位相を変化させて前記位相差相当
量だけ位相のずれた第１のサンプリング・クロックを発
生させるようにして、外部トリガに同期し、ジッタを発
生させない第２のサンプリング・クロックを得ることの
できるトリガ同期化回路を実現しようとするものであ
る。The object of the present invention has been made in view of the above point, and the phase difference between the first sampling clock generated by the DDS and the external trigger is measured, and the DDS is measured.
To forcibly change the phase of the output waveform to generate the first sampling clock whose phase is shifted by the amount corresponding to the phase difference, and to synchronize with the external trigger to prevent the second sampling It is intended to realize a trigger synchronization circuit that can obtain a clock.

【００１１】[0011]

【課題を解決するための手段】このような目的を達成す
るために本発明では、正弦波を発生するデジタル・ダイ
レクト・シンセサイザと、このデジタル・ダイレクト・
シンセサイザの出力の正負に対応した矩形波信号である
第１のサンプリング・クロックを得る比較器と、外部ト
リガの入力時点からその後の第１のサンプリング・クロ
ックの最初の立ち上がりまでの時間差を計測しデジタル
化して出力するタイムインターバル・カウンタと、時間
差に応じた位相シフト量のテーブルを持ち、前記時間差
に対応する位相シフト量を出力する第１のメモリと、所
定の期間のみオンとなるスイッチと、外部トリガを所定
の時間遅延して出力する遅延回路と、この遅延回路の出
力と前記第１のサンプリング・クロックを受け、第１の
サンプリング・クロックの周期が安定化した後その第１
のサンプリング・クロックに同期した第２のサンプリン
グ・クロックを出力する第２のサンプリング・クロック
発生回路を具備したことを特徴とする。In order to achieve such an object, the present invention provides a digital direct synthesizer for generating a sine wave and the digital direct synthesizer.
The comparator that obtains the first sampling clock, which is a square wave signal corresponding to the positive and negative of the output of the synthesizer, and the digital difference by measuring the time difference from the input of the external trigger to the first rising edge of the first sampling clock after that. A first memory having a time interval counter for converting and outputting the phase shift amount, a table of the phase shift amount corresponding to the time difference, and outputting the phase shift amount corresponding to the time difference; a switch that is turned on only for a predetermined period; A delay circuit for delaying and outputting a trigger for a predetermined time; and an output of the delay circuit and the first sampling clock, after the period of the first sampling clock is stabilized, the first
And a second sampling clock generating circuit for outputting a second sampling clock synchronized with the sampling clock.

【００１２】[0012]

【作用】ＤＤＳから基本クロックに同期した正弦波が出
力され比較器を通すことにより第１のサンプリング・ク
ロックを発生させる。外部トリガが入力されると、その
時点から、その後の第１のサンプリング・クロックの最
初の立ち上がりまでの時間差をタイムインターバル・カ
ウンタで計測し、その位相差に応じた（逆比例する）位
相シフト量を第１のメモリより得る。ＤＤＳはこの位相
シフト量に見合った分出力正弦波を位相シフトする。こ
れにより第１のサンプリング・クロックも位相シフトさ
れる。第２のサンプリング・クロック発生回路では遅延
回路経由の外部トリガ信号入力以降において前記位相シ
フトされた第１のサンプリング・クロックに同期した第
２のサンプリング・クロックを発生する。これにより、
ＤＤＳは基本クロックに同期して正弦波を出力するが、
第２のサンプリング・クロック発生回路からは、外部ト
リガに同期し正弦波の周期と同じ周期の第２のサンプリ
ング・クロックを得ることができる。The sine wave synchronized with the basic clock is output from the DDS and passed through the comparator to generate the first sampling clock. When an external trigger is input, the time interval counter measures the time difference from that point to the first rising edge of the first sampling clock thereafter, and the phase shift amount according to the phase difference (inversely proportional) From the first memory. The DDS phase shifts the output sine wave by an amount commensurate with this phase shift amount. This also phase shifts the first sampling clock. The second sampling clock generation circuit generates a second sampling clock synchronized with the phase-shifted first sampling clock after the external trigger signal is input via the delay circuit. This allows
DDS outputs a sine wave in synchronization with the basic clock,
From the second sampling clock generation circuit, it is possible to obtain a second sampling clock having the same period as the sine wave period in synchronization with the external trigger.

【００１３】[0013]

【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係る波形発生器のトリガ同期化回路の一
実施例を示す要部構成図である。本発明は図３の従来例
におけるクロック・コントローラ２の部分に相当するも
のであり、ＤＤＳを用いてトリガに同期した第１のサン
プリング・クロックを作成し、この第１のサンプリング
・クロックに基づき第２のサンプリング・クロックを出
力するものである。この第２のサンプリング・クロック
は波形発生器の波形メモリ（図示しない）から波形デー
タを読み出すためのサンプリング・クロックとして利用
される。The present invention will be described in detail below with reference to the drawings.
FIG. 1 is a main part configuration diagram showing an embodiment of a trigger synchronization circuit of a waveform generator according to the present invention. The present invention corresponds to the part of the clock controller 2 in the conventional example of FIG. 3, in which a first sampling clock synchronized with a trigger is created by using DDS, and a first sampling clock is generated based on the first sampling clock. It outputs two sampling clocks. This second sampling clock is used as a sampling clock for reading the waveform data from the waveform memory (not shown) of the waveform generator.

【００１４】図において、１０はタイムインターバル・
カウンタであり、外部トリガ入力時点から、それ以後の
第１のサンプリング・クロックの最初の立ち上がりまで
の時間を高精度に計測するものである。このタイムイン
ターバル・カウンタは、例えばその時間差をアナログ的
に計測し、得られた計測値をデジタル化して出力するよ
うに構成されたものである。In the figure, 10 is a time interval
The counter is a counter that measures the time from the input of the external trigger to the first rising of the first sampling clock thereafter with high accuracy. This time interval counter is configured to, for example, measure the time difference in an analog manner, digitize the obtained measured value, and output it.

【００１５】１１はメモリであり、時間差に応じた位相
シフト量のテーブルを持ち、タイムインターバル・カウ
ンタ１０の出力（時間差）をアドレスとして受けると、
そのアドレスの内容である位相シフト量を出力する。１
２は外部トリガが入力された時だけオンになるスイッ
チ、１４はスイッチ１２の出力と第１のラッチ１３の出
力とを加算する第１の加算器である。ラッチ１３にはサ
ンプリング・クロックの周波数に関連する値Ｎが設定さ
れている。Reference numeral 11 denotes a memory, which has a table of phase shift amounts according to time differences, and which receives an output (time difference) of the time interval counter 10 as an address,
The phase shift amount which is the content of the address is output. 1
Reference numeral 2 is a switch that is turned on only when an external trigger is input, and 14 is a first adder that adds the output of the switch 12 and the output of the first latch 13. A value N related to the frequency of the sampling clock is set in the latch 13.

【００１６】第２の加算器１５、第２のラッチ１６、第
２のメモリ１７、ＤＡ変換器１８およびローパスフィル
タ１９から成るＤＤＳ部分は、従来例で説明したＤＤＳ
部と同等であるので更なる説明は省略する。ただ第２の
メモリ１７の波形データはサンプリング・クロックを得
るためのものであり、ここでは正弦波データが記憶され
ている。２０はローパスフィルタ１９の出力波形を０レ
ベルと比較する比較器であり、ローパスフィルタ１９の
出力波形の正負に対応した矩形波信号、すなわちローパ
スフィルタの出力が０より大きい場合はＨＩＧＨ、小さ
い場合はＬＯＷの信号（以下この信号を第１のサンプリ
ング・クロックという）を出力する。The DDS portion consisting of the second adder 15, the second latch 16, the second memory 17, the DA converter 18, and the low-pass filter 19 is the DDS described in the conventional example.
Since it is the same as the part, a further description will be omitted. However, the waveform data of the second memory 17 is for obtaining the sampling clock, and the sine wave data is stored here. Reference numeral 20 is a comparator for comparing the output waveform of the low-pass filter 19 with 0 level, and is a rectangular wave signal corresponding to the positive or negative of the output waveform of the low-pass filter 19, that is, HIGH when the output of the low-pass filter is greater than 0, and when it is smaller. A LOW signal (hereinafter, this signal is referred to as a first sampling clock) is output.

【００１７】２２はＤ形のフリップフロップであり、そ
のＤ入力端には遅延回路２１経由の外部トリガが加えら
れ、クロック入力端には比較器２０の出力すなわち第１
のサンプリング・クロックが入力される。遅延回路２１
は所定の時間tdだけ外部トリガを遅延させるものであ
る。２４はゲートであり、フリップフロップ２２の反転
出力とインバータ２３経由の第１のサンプリング・クロ
ックを受け、反転出力がＬＯＷの時のみ第１のサンプリ
ング・クロックを通過させる。このゲートの出力が第２
のサンプリング・クロックである。なお、フリップフロ
ップ２２、インバータ２３、ゲート２４から成る部分
は、遅延回路の出力と前記第１のサンプリング・クロッ
クを受け、第１のサンプリング・クロックの周期が安定
化した後その第１のサンプリング・クロックに同期した
第２のサンプリング・クロックを出力するものであり、
ここでは第２のサンプリング・クロック発生回路と呼
ぶ。Reference numeral 22 is a D-type flip-flop, the D input terminal of which is supplied with an external trigger via the delay circuit 21, and the clock input terminal of which is the output of the comparator 20, that is, the first.
The sampling clock of is input. Delay circuit 21
Is to delay the external trigger by a predetermined time td. Reference numeral 24 denotes a gate, which receives the inverted output of the flip-flop 22 and the first sampling clock via the inverter 23, and passes the first sampling clock only when the inverted output is LOW. The output of this gate is the second
Sampling clock of. The portion composed of the flip-flop 22, the inverter 23, and the gate 24 receives the output of the delay circuit and the first sampling clock, and after the period of the first sampling clock is stabilized, the first sampling It outputs a second sampling clock synchronized with the clock,
Here, it is referred to as a second sampling clock generating circuit.

【００１８】このような構成における動作を図２を参照
して次に説明する。なお、図２では説明を簡略化するた
めに正弦波の周期は基本クロックの４クロック分である
場合を例にとってある。 (1) 外部トリガ入力前 通常の状態ではスイッチ１２はオフとなっていて第２の
加算器１５の一方の入力には第１の加算器１４経由のラ
ッチ１３の設定値Ｎが入力されていて、第２のラッチ１
６の出力端からは基準クロック（図２の（ａ））の入力
ごとにＮずつ増加するアドレスが得られる。そしてこの
アドレスで第２のメモリ１７がアクセスされ、当該アド
レスの内容（正弦波の波形データ）が読み出される。こ
の波形データはＤＡ変換器１８でアナログ化され、さら
にローパスフィルタ１９を通して滑らかな波形（正弦
波）に整形されて出力される（図２の（ｄ））。比較器
２０はこの正弦波信号を０レベルと比較し正弦波信号と
同じ周期の矩形波信号（第１のサンプリング・クロッ
ク：図２の（ｃ））を出力する。The operation of such a configuration will be described below with reference to FIG. Note that, in FIG. 2, for simplification of description, the case where the period of the sine wave is four clocks of the basic clock is taken as an example. (1) Before external trigger input In a normal state, the switch 12 is off, and the set value N of the latch 13 via the first adder 14 is input to one input of the second adder 15. , The second latch 1
From the output terminal of 6, an address increasing by N is obtained for each input of the reference clock ((a) of FIG. 2). Then, the second memory 17 is accessed at this address, and the content of the address (waveform data of sine wave) is read. This waveform data is analogized by the DA converter 18, further shaped into a smooth waveform (sine wave) through the low-pass filter 19 and output ((d) of FIG. 2). The comparator 20 compares the sine wave signal with 0 level and outputs a rectangular wave signal (first sampling clock: (c) in FIG. 2) having the same period as the sine wave signal.

【００１９】このようにして一定周期の第１のサンプリ
ング・クロックが発生するが、外部トリガ入力前におい
ては遅延回路２１の出力もＬＯＷであり、このためフリ
ップフロップ２２もセットされず、その反転出力はＨＩ
ＧＨの状態が維持されたままである。そのため第１のサ
ンプリング・クロックはゲート２４において通過禁止と
なっていて、第２のサンプリング・クロックはＬＯＷの
状態に保持されている。In this way, the first sampling clock having a constant cycle is generated, but the output of the delay circuit 21 is LOW before the input of the external trigger, so that the flip-flop 22 is not set and its inverted output is obtained. Is HI
The state of GH is still maintained. Therefore, the first sampling clock is prohibited at the gate 24, and the second sampling clock is held in the LOW state.

【００２０】(2) 外部トリガ入力後 タイムインターバル・カウンタ１０では、外部トリガ
（図２の（ｂ））が立ち上がりから、その後に現れる第
１のサンプリング・クロックの立ち上がりまでの時間
（図２のt1）を計測する。時間差t1はデジタル化され、
メモリ１１にアドレスとして与えられる。メモリ１１は
そのアドレスの内容すなわち時間差t1に対応した位相シ
フト量Ｍ（時間差t1とＭは逆比例の関係にある）を出力
する。メモリから位相シフト量Ｍが出力されると、図２
の（ｅ）に示すようにスイッチ１２がオンになりＭが第
１の加算器１４に入力される。第１の加算器では直ちに
他方の入力の設定値Ｎと加算し、加算値（Ｎ＋Ｍ）を第
２の加算器１５に入力する。第２の加算器１５では第２
のラッチ１６の出力（前回の加算値Ｎi ）と（Ｎ＋Ｍ）
を加算する。そして次の基本クロックパルスで加算値
（Ｎi ＋Ｎ＋Ｍ）がラッチ１６にラッチされ、その値が
メモリ１７に対してアドレスとして入力される。なおス
イッチ１２は図２の（ｅ）に示すようにこの時点ですで
にオフとなっている。第２のメモリ１７のアドレスが
（Ｎi ＋Ｎ＋Ｍ）になると、出力波形は図２の（ｄ）に
示すように位相シフトする（正弦波が不連続となったと
ころ）。(2) In the time interval counter 10 after the input of the external trigger, the time from the rising edge of the external trigger ((b) in FIG. 2) to the rising edge of the first sampling clock appearing after that (t1 in FIG. 2). ) Is measured. The time difference t1 is digitized,
It is given to the memory 11 as an address. The memory 11 outputs the content of the address, that is, the phase shift amount M corresponding to the time difference t1 (the time difference t1 and M are in inverse proportion to each other). When the phase shift amount M is output from the memory, FIG.
The switch 12 is turned on and M is input to the first adder 14 as shown in FIG. The first adder immediately adds the set value N of the other input and inputs the added value (N + M) to the second adder 15. In the second adder 15, the second
16 latch output (previously added value Ni) and (N + M)
Is added. Then, at the next basic clock pulse, the added value (Ni + N + M) is latched by the latch 16, and the value is input to the memory 17 as an address. The switch 12 is already off at this point as shown in FIG. When the address of the second memory 17 becomes (Ni + N + M), the output waveform is phase-shifted as shown in FIG. 2D (where the sine wave becomes discontinuous).

【００２１】その後は基準クロックが入るたびにＮずつ
増加するアドレスが第２のメモリ１７に与えられ、メモ
リ１７からは図２の（ｄ）に示すように位相シフトはし
たが周期は以前と同じ正弦波データが出力される。一方
フリップフロップ２２のＤ入力端には遅延回路２１によ
り図２の（ｆ）に示すように時間td（一定の時間）だけ
遅延した外部トリガが加えられる。これによりゲート２
４が開き、インバータ２３で反転した第１のサンプリン
グ・クロックがゲートを通過し、第２のサンプリング・
クロックとして出力される（図２の（ｇ））。このよう
にして外部トリガの立ち上がりからＴだけ後に第２のサ
ンプリング・クロックを発生させることができる。この
Ｔ時間は外部トリガの入力のタイミングにかかわらず常
に一定である。一定であることを示す他の例についての
説明は後述する。After that, an address which is increased by N each time the reference clock is input is given to the second memory 17, and the memory 17 performs the phase shift as shown in FIG. 2D, but the cycle is the same as before. Sine wave data is output. On the other hand, an external trigger delayed by a time td (constant time) is applied to the D input terminal of the flip-flop 22 by the delay circuit 21 as shown in FIG. This makes gate 2
4 opens, the first sampling clock inverted by the inverter 23 passes through the gate, and the second sampling clock
It is output as a clock ((g) in FIG. 2). In this way, the second sampling clock can be generated after T from the rising edge of the external trigger. This T time is always constant regardless of the external trigger input timing. The description of another example showing the constant will be described later.

【００２２】要するに、図２の（ｃ）および（ｄ）から
も明らかなように、時間差t1に見合った位相シフト量Ｍ
がメモリ１１から出力され、これに起因して第２のメモ
リ１７に対して一度だけＭだけシフトしたアドレスが与
えられ、その後は従前通りＮずつ増加するアドレスとな
ることによって、比較器２０から出力される第１のサン
プリング・クロックは途中で一度位相シフトし、その後
基準クロックとは同期しないが外部トリガには同期した
第１のサンプリング・クロックが得られる。In short, as is clear from FIGS. 2C and 2D, the amount of phase shift M corresponding to the time difference t1.
Is output from the memory 11, and due to this, an address shifted by M only once is given to the second memory 17, and thereafter, the address is increased by N as before, and is output from the comparator 20. The obtained first sampling clock is phase-shifted once on the way, and then the first sampling clock which is not synchronized with the reference clock but is synchronized with the external trigger is obtained.

【００２３】異なるタイミングで入力された外部トリガ
に対する場合を図２の（ｈ）〜（ｌ）に示す。この場合
は時間差t2に対応した位相シフト量ｍだけアドレスが一
度変化する。これにより比較器２０の入力は図２の
（ｊ）のように負の値に変化し、それに伴って第１のサ
ンプリング・クロックも図２の（ｉ）のように一時期Ｌ
ＯＷに変化する。しかし、遅延回路２１の出力がＬＯＷ
の間はこのような変化が生じてもフリップフロップ２２
にはなんら影響しない。その後、上記の場合と同様にし
て第２のサンプリング・クロックは、外部トリガの立ち
上がり時点からＴ時間経過した時点より発生する。以上
のようにして、ＤＤＳからは基本クロックに同期した正
弦波が出力されるが、第２のサンプリング・クロックは
外部トリガに同期した信号となる。The case of external triggers input at different timings is shown in (h) to (l) of FIG. In this case, the address once changes by the phase shift amount m corresponding to the time difference t2. As a result, the input of the comparator 20 changes to a negative value as shown in (j) of FIG. 2, and accordingly the first sampling clock also has a temporary L level as shown in (i) of FIG.
Change to OW. However, the output of the delay circuit 21 is LOW.
In the meantime, even if such a change occurs, the flip-flop 22
Has no effect on After that, the second sampling clock is generated from the time when T time has elapsed from the rising time of the external trigger in the same manner as in the above case. As described above, the sine wave synchronized with the basic clock is output from the DDS, but the second sampling clock becomes a signal synchronized with the external trigger.

【００２４】[0024]

【発明の効果】以上説明したように本発明によれば、Ｄ
ＤＳにより発生する第１のサンプリング・クロックの位
相を任意に変化させることができるので、はじめに外部
トリガと第１のサンプリング・クロックの位相差を測定
し、これによりＤＤＳの位相差を設定し、外部トリガと
第２のサンプリング・クロックの同期化を可能とする。
その結果、第２のサンプリング・クロックの外部トリガ
との非同期誤差によるジッタの発生を防止することがで
きる。As described above, according to the present invention, D
Since the phase of the first sampling clock generated by DS can be arbitrarily changed, the phase difference between the external trigger and the first sampling clock is first measured, and the phase difference of DDS is set by this Allows synchronization of the trigger and the second sampling clock.
As a result, it is possible to prevent the occurrence of jitter due to an asynchronous error of the second sampling clock with the external trigger.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係るトリガ同期化回路の一実施例を示
す要部構成図である。FIG. 1 is a main part configuration diagram showing an embodiment of a trigger synchronization circuit according to the present invention.

【図２】動作を説明するためのタイムチャートである。FIG. 2 is a time chart for explaining the operation.

【図３】ファンクション・ジェネレータの従来例を示す
構成図である。FIG. 3 is a configuration diagram showing a conventional example of a function generator.

【図４】ＤＤＳの構成を示す図である。FIG. 4 is a diagram showing a configuration of a DDS.

【図５】ＤＤＳの出力波形の周期を説明するための図で
ある。FIG. 5 is a diagram for explaining a cycle of a DDS output waveform.

【図６】ファンクション・ジェネレータにおけるクロッ
クコントローラの動作を説明するためのタイムチャート
である。FIG. 6 is a time chart for explaining the operation of the clock controller in the function generator.

【符号の説明】[Explanation of symbols]

１０ タイムインターバル・カウンタ １１ 第１のメモリ １２ スイッチ １３ 第１のラッチ １４ 第１の加算器 １５ 第２の加算器 １６ 第２のラッチ １７ 第２のメモリ １８ ＤＡ変換器 １９ ローパスフィルタ ２０ 比較器 ２１ 遅延回路 ２２ Ｄ形フリップフロップ ２３ インバータ ２４ ゲート 10 time interval counter 11 first memory 12 switch 13 first latch 14 first adder 15 second adder 16 second latch 17 second memory 18 DA converter 19 low-pass filter 20 comparator 21 Delay circuit 22 D-type flip-flop 23 Inverter 24 Gate

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】正弦波を発生するデジタル・ダイレクト・
シンセサイザと、 このデジタル・ダイレクト・シンセサイザの出力の正負
に対応した矩形波信号である第１のサンプリング・クロ
ックを得る比較器と、 外部トリガの入力時点からその後の第１のサンプリング
・クロックの最初の立ち上がりまでの時間差を計測しデ
ジタル化して出力するタイムインターバル・カウンタ
と、 時間差に応じた位相シフト量のテーブルを持ち、前記時
間差に対応する位相シフト量を出力する第１のメモリ
と、 所定の期間のみオンとなるスイッチと、 外部トリガを所定の時間遅延して出力する遅延回路と、 この遅延回路の出力と前記第１のサンプリング・クロッ
クを受け、第１のサンプリング・クロックの周期が安定
化した後その第１のサンプリング・クロックに同期した
第２のサンプリング・クロックを出力する第２のサンプ
リング・クロック発生回路を具備し、前記タイムインタ
ーバル・カウンタで測定した時間差に応じた位相シフト
量を第１のメモリよりスイッチ経由でデジタル・ダイレ
クト・シンセサイザに与えて正弦波の位相シフトを行
い、前記第２のサンプリング・クロックが前記外部トリ
ガに同期するようにしたことを特徴とする波形発生器の
トリガ同期化回路。1. A digital direct circuit for generating a sine wave.
The synthesizer and the comparator that obtains the first sampling clock, which is a square wave signal corresponding to the positive and negative of the output of this digital direct synthesizer, and the first sampling clock after the input of the external trigger. A time interval counter that measures the time difference until rising and digitizes and outputs it, a first memory that has a table of phase shift amount according to the time difference, and outputs the phase shift amount corresponding to the time difference, and a predetermined period Only a switch that is turned on, a delay circuit that delays and outputs an external trigger for a predetermined time, receives the output of the delay circuit and the first sampling clock, and the cycle of the first sampling clock is stabilized. After that, it outputs a second sampling clock synchronized with the first sampling clock. A second sampling clock generating circuit is provided, and a phase shift amount corresponding to the time difference measured by the time interval counter is given from the first memory to the digital direct synthesizer via a switch to perform a sine wave phase shift. The trigger synchronization circuit of the waveform generator is characterized in that the second sampling clock is synchronized with the external trigger.