JPH0436671A - Electronic component testing device - Google Patents

Abstract

PURPOSE:To easily simulate the execution environment of a test device (DUT) to be measured by constituting a sequencer which controls signal measurement modules hierarchically and conducting a long test sequence without the intervention of a CPU. CONSTITUTION:A master clock subsystem 11 inputs the master clock for the DUT186 from the timing generator of the DUT186 or a credit processor through a buffer 181 to generate a 1st master clock 1 and a 2nd master clock which are synchronized with the input. A reference clock generator 111 which receives the output of the buffer 181 inputs an output which is synchronized with the output to 1st and 2nd clock generators 112 and 113 to generate 1st and 2nd master clocks. Both the clocks are both synchronized with the master clock. Then a timing band 114 detects the coincidence in signal transition between both the clocks and the master sequencer of a tester 1 generates a signal for controlling the sequencer 122.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は電子装置の試験に関わり、特に多種類の信号を
多様な関係で用いる混在信号（ｍｉｘｅｄｓｉｇｎａｌ
）装置の試験に好適な電子部品試験装置と電子部品試験
方法に関係している。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to the testing of electronic devices, and in particular to the testing of electronic devices, particularly mixed signal testing that uses many types of signals in various relationships.
) Related to electronic component testing equipment and electronic component testing methods suitable for testing equipment.

〔従来技術とその問題〕[Prior art and its problems]

電子部品の近年の進歩は、その機能の多様さ、性能の向
上が物理形状の増大を抑制しつつ達成されるところに見
られる。その典形例が大規模集積回路（ＬＳＩ）である
。Recent advances in electronic components can be seen in the diversity of their functions and improvements in performance while suppressing the increase in physical size. A typical example is a large-scale integrated circuit (LSI).

以下ＬＳＩを被測定装置（Ｄ［ＩＴ）とする試験を例に
とって説明をおこなう。勿論、説明される試験は、もっ
と小規模な集積回路（ＩＣ）や個別部品（トランジスタ
、ＦＥＴ　、抵抗、コンデンサ、インダクタなど）の試
験にも適用できる。An explanation will be given below using an example of a test using an LSI as the device under test (D[IT). Of course, the tests described are also applicable to testing smaller integrated circuits (ICs) and individual components (transistors, FETs, resistors, capacitors, inductors, etc.).

最近のＬＳＩの特徴は、従来当該ＬＳＩの周辺回路であ
ったものを内部に取り込み、機能の拡充がなされるとと
もに、製造工程の改良につれて高速化が達成されるとこ
ろにある。その結果、ＬＳＩの人出力信号は、直流信号
（１１（：）、デジタル信号、アナログ信号の全てを含
む。それら入出力信号の時間関係も同期及び非同期の双
方を含むとともに、信号変調速度は１００ＭＨｚ以上に
もなる。本願明細書では、これら入出力信号を総称して
混在信号（ｍｉｘｅｄｓｉｇｎａｌ）と言う。従来のＬ
ＳＩ試験装置は、それ以前のＩＣ試験装置の拡張によっ
て実現されることが多く、そうでないものも概念的にＩ
Ｃ試験装置のそれに従うものが多かった。そのため、Ｌ
ＳＩの内部を機能ブロック毎に分割し、各機能ブロック
毎に試験を行うことを基本としていた。A feature of recent LSIs is that they incorporate what used to be the peripheral circuits of the LSI, expanding their functions, and achieving faster speeds as the manufacturing process is improved. As a result, the human output signal of the LSI includes all DC signals (11(:)), digital signals, and analog signals.The time relationship of these input and output signals includes both synchronous and asynchronous signals, and the signal modulation rate is 100MHz. In this specification, these input/output signals are collectively referred to as mixed signals.
SI test equipment is often realized by expanding previous IC test equipment, and even those that do not are conceptually
Many of them followed that of C test equipment. Therefore, L
The basic idea was to divide the inside of the SI into functional blocks and conduct tests for each functional block.

たとえば、デジタル信号を扱う機能ブロックに対してデ
ジタルＩＣテスタと同様の試験をおこない、アナログ信
号を扱う機能ブロックに対してはアナログＩＣテスタと
同様の試験をおこなっていた。全ての機能ブロックの試
験に合格したＬＳＩが良品と判定されるわけである。こ
のような分割統治形の試験は、上記各部の独立性が高い
場合は効率的システムと言えるが、最近のＬＳＩのよう
に、各機能ブロック間の独立性が低い場合には、ＬＳＩ
の実使用環境での動作を保証する試験とはならない。For example, functional blocks that handle digital signals are tested in the same way as digital IC testers, and functional blocks that handle analog signals are tested in the same way as analog IC testers. An LSI that passes the tests of all functional blocks is determined to be a good product. Such a divide-and-conquer type test can be said to be an efficient system when the above-mentioned parts are highly independent, but when the independence between each functional block is low, as in recent LSIs, the LSI
This is not a test that guarantees operation in the actual usage environment.

例えば、高速アナログ・デジタル変換器においては、単
に入出力変換特性を直流で評価しても、実使用環境での
評価をしたことにはならない。入力信号周波数と変換誤
差の関係、入力波形と変換誤差の関係、入力波形と変換
クロックの相互関係と変換誤差の関係などが実環境では
問題となる。For example, in the case of a high-speed analog-to-digital converter, simply evaluating the input/output conversion characteristics using direct current does not equate to evaluation in an actual usage environment. In a real environment, problems include the relationship between input signal frequency and conversion error, the relationship between input waveform and conversion error, and the relationship between input waveform and conversion clock and conversion error.

さらに通信用インタフェースＩＣでは、入出力を非同期
で行ないながら、同期デジタル回路にデータが入出力さ
れ、かつ入出力はアナログ信号を受信することもある。Furthermore, in the communication interface IC, data is input/output to a synchronous digital circuit while input/output is performed asynchronously, and analog signals may be received for input/output.

デジタル・フィルタもアナログ入出力と内部デジタル回
路がアナログ・デジタル変換器（ＡＤＣ）とデジタル・
アナログ変換器（ＤＡＣ）を介して接続されている。入
力信号と内部クロックの関係に依存する伝達間数の誤差
や雑音、スプリアス特性が評価されなければならない。Digital filters also have analog input/output and internal digital circuits, and an analog-to-digital converter (ADC) and digital
Connected via an analog converter (DAC). The transmission error, noise, and spurious characteristics that depend on the relationship between the input signal and internal clock must be evaluated.

また、帰還回路を外付するＬＳＩの試験では、ある出力
信号を測定評価した後、直ちに制御入力を計算して供給
する必要がある。例えば、ＡＤＣＯ過は多数ある。Furthermore, in testing an LSI that has an external feedback circuit, it is necessary to calculate and supply a control input immediately after measuring and evaluating a certain output signal. For example, there are many ADCO faults.

さらに、ＬＳＩの各ビンの出力を組み合わせて計算した
結果を評価に用いるような場合、その計算の速度が遅い
という問題があった。例えば、各ビンに接続される信号
発生及び信号測定各モジュールあるいは信号発生と信号
測定共用モジュール（以下単にＧＭモジュールと称する
）と信号処理モジュールがメモリを介して接続される構
成では、メそりへのデータの取り込み、計算結果の格納
、出力という処理が行われるので、計算の並列化、逐凍
化が困難であった。また、それらＪＡＭモジュール間や
信号処理モジュール間通信は、上位の処理装置の介在や
、信号処理装置の逐次通信によらなければならず、低速
であるし、これらの手順のプロダラムは繁雑を決めるも
のであった。Furthermore, when the results of calculations made by combining the outputs of the respective bins of the LSI are used for evaluation, there is a problem that the calculation speed is slow. For example, in a configuration in which the signal generation and signal measurement modules or the signal generation and signal measurement shared module (hereinafter simply referred to as GM module) connected to each bin and the signal processing module are connected via memory, Since the process of importing data, storing and outputting calculation results is performed, it is difficult to parallelize and defreeze calculations. In addition, communication between these JAM modules and signal processing modules must be done through the intervention of a higher-level processing device or sequential communication from the signal processing device, which is slow, and the program of these procedures is what determines the complexity. Met.

〔発明の目的〕[Purpose of the invention]

従って本発明の目的は、混在信号を入出力する被試験電
子部品の実使用環境を模擬する試験をおこなう電子部品
の試験装置を提供することである。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an electronic component testing apparatus that performs a test that simulates the actual usage environment of an electronic component under test that inputs and outputs mixed signals.

〔発明の概要〕[Summary of the invention]

本発明の一実施例によれば、試験系列（ｔｅｓｔｓｅｑ
ｕｅｎｃｅ）を実行するため、Ｇ？ｌモジュールを制御
するシーケンサは階層構成されており、長大な試験系列
が、中央処理装置の介在なしに実行される。According to one embodiment of the invention, a test sequence (testseq
G? The sequencer controlling the 1 module is arranged in a hierarchy, so that long test sequences can be executed without the intervention of a central processing unit.

階層構成により、最低位シーケンサによって制御される
ＧＭモジュールまでの配線が減少する。即ち、いくつか
のシーケンサがメモリを有し、その中に既定のシーケン
スを与えることにより、配線により伝達すべき情報量を
減らすことができるからである。The hierarchical configuration reduces wiring to the GM module controlled by the lowest sequencer. That is, by providing some sequencers with memories and providing predetermined sequences therein, the amount of information to be transmitted through wiring can be reduced.

さらに、本発明の一実施例では上記のシーケンサとＧ？
Ｉモジュールは全て同一のクロック源によって同期をと
りうる構成になっており、ＤＬＩＴの所望の入出力信号
を同期化することが可能である。Furthermore, in one embodiment of the present invention, the above sequencer and G?
All I modules are configured to be synchronized by the same clock source, and it is possible to synchronize desired input/output signals of the DLIT.

また、複数クロック源によって、上記シーケンサとＧＭ
モジュールを時間的に関連づける場合、それらの波形の
局部的一致を用いてシーケンスの変更を１有効最低クロ
ンク内で行うように構成しているので、シーケンスの待
ち時間や乱れが注しない、さらに複数のクロック源の相
互の周波数を有理比に選んで、擬似的な非同期制御をお
こなうことも可能である。この場合シーケンサの状態制
御はクロック・エッジの一致点を検出してつぎの１クロ
ツタ周期内に実行することも可能である。In addition, by using multiple clock sources, the above sequencer and GM
When the modules are temporally related, the local coincidence of their waveforms is used to change the sequence within one valid minimum clock, so there is no sequence latency or disturbance, and even multiple It is also possible to perform pseudo asynchronous control by selecting the mutual frequencies of the clock sources in a rational ratio. In this case, the state control of the sequencer can also be executed within the next one clock cycle by detecting a coincidence point of clock edges.

シーケンサで制御されるＧＭモジュールとともに信号処
理装置（ＤＳＰと称する）を用いることによりルからの
信号はこのＤＳＰにより前処理されて上位のシーケンサ
や中央処理装置に帰還される。また、ＤＳＰ同志が専用
のバスを有しており、相互に通信するようにプログラム
されうるから、ＤＳＰ出力を高速で相互演算処理するこ
とも可能となる。これらのＤＳＰの通信及び通信をとも
なう計算処理もシーケンサ及びＧＭモジュールに対する
と同じクロック源に同期して行われるから、それらの出
力や動作も予測可能で再現性が保証される。従って、Ｄ
ＯＴの実環境の安定で正確な模擬が可能となる。By using a signal processing device (referred to as a DSP) together with the GM module controlled by the sequencer, the signal from the module is preprocessed by the DSP and fed back to the upper sequencer or central processing unit. Furthermore, since the DSPs have dedicated buses and can be programmed to communicate with each other, it is also possible to mutually process the DSP outputs at high speed. Since communication of these DSPs and calculation processing associated with the communication are performed in synchronization with the same clock source as those for the sequencer and GM module, their outputs and operations are also predictable and reproducibility is guaranteed. Therefore, D
Stable and accurate simulation of the actual OT environment is possible.

特にＤＵＴの実時間試験が容易に行えるという特徴があ
る。In particular, it is characterized in that real-time testing of DUTs can be easily performed.

〔発明の実施例〕[Embodiments of the invention]

第１図は本発明の一実施例の電子部品試験装置（テスタ
と称する）１のブロック図、第２図は第１図における被
試験部品（ＤＵＴ）　１８６の一般化モデル２の機能ブ
ロック図である。FIG. 1 is a block diagram of an electronic component testing device (referred to as a tester) 1 according to an embodiment of the present invention, and FIG. 2 is a functional block diagram of a generalized model 2 of the component under test (DUT) 186 in FIG. 1. be.

一般化モデル（囲と称する）２は、混在信号電子部品（
ＯＵＴと称する）の汎用モデルであり、その機能ブロッ
クの一部を欠くものも本願発明におけるＤＵＴとして適
格である。Ｇ？Ｉ２の機能ブロックとしては、クロック
信号の入出力と内部タイミング制御をおこなうタイミン
グ発生器２１、デジタル・パターンのインタフェース（
Ｄ−ＩＰと称する）２２、アナログ信号の受信規格化、
デジタル化をそれぞれおこなうアナログ回路２６とアナ
ログ・デジタル変換器（ＡＤＣと称する）２４、アナロ
グ信号を出力するためデジタル信号のアナログ化とアナ
ログ信号の規格化送信をそれぞれおこなうデジタル・ア
ナログ変換器（ＤＡＣと称する）２５、アナログ回路２
７及びＤ−１Ｆ２２、ＡＤＣ２４、ＤＡＣ２５に接続さ
れ、デジタル信号の入出力と処理をおこなうデジタル信
号処理装置（ＤＳＰと称する）とから構成されている。Generalized model (referred to as enclosure) 2 is a mixed-signal electronic component (
A general-purpose model of the DUT (referred to as OUT) that lacks some of its functional blocks is also eligible as a DUT in the present invention. G? The functional blocks of I2 include a timing generator 21 that performs clock signal input/output and internal timing control, and a digital pattern interface (
(referred to as D-IP) 22, standardization of analog signal reception;
An analog circuit 26 and an analog-to-digital converter (referred to as ADC) 24 perform digitization, respectively, and a digital-to-analog converter (DAC) performs analogization of digital signals and standardization transmission of analog signals to output analog signals. ) 25, analog circuit 2
7 and D-1F 22, ADC 24, and DAC 25, and a digital signal processing device (referred to as DSP) that performs input/output and processing of digital signals.

第１図はテスタ１の構成を示している。矩形で示された
各部分は、ハードウェアで実現されているが、それをソ
フトウェアで実現するように変えることも可能である。FIG. 1 shows the configuration of a tester 1. Each part indicated by a rectangle is realized by hardware, but it is also possible to realize it by software.

しかし、一般に速度が遅くなるので好もしいとは言いが
たい。However, it is difficult to say that this is preferable because the speed is generally slow.

テスタ１は中央処理装置（ＣＰＵと称する）１００によ
ってプログラムされる。ＣＰＵ１００によって試験系列
（テスト・シーケンス二ＴＳと称する）がプログラムさ
れ、必要なマイクロ・プログラムがシーケンサ１２２．
１３２．１４３．１５３などに入力されると、試験はマ
スク・シーケンサ（ＭＳＳと称する）１２２によって、
中央処理装置とは独立に進行させられる。また各サブシ
ステム１２．１３．１４．１５．１７や時間測定モジュ
ール１６などは全てマスター・クロック　（ＭＣＬＫと
称する）　サブシステムＣＭＣＬＫ−Ｓ５）　１１から
供給されるクロック信号に同期して動作する。The tester 1 is programmed by a central processing unit (referred to as CPU) 100. A test series (referred to as test sequence TS) is programmed by the CPU 100, and the necessary microprograms are sent to the sequencer 122.
132.143.153, etc., the test is performed by a mask sequencer (referred to as MSS) 122.
It is run independently of the central processing unit. Further, each subsystem 12, 13, 14, 15, 17, time measurement module 16, etc. all operate in synchronization with a clock signal supplied from a master clock (referred to as MCLK) subsystem CMCLK-S5) 11.

以下にテスタ１の構成と動作を説明する。The configuration and operation of the tester 1 will be explained below.

テスタ１はＭＣＬＫ−５ＳＩＩ、サブシステム群（デジ
タル・マスク・サブシステム１２　：　ＤＭ−５Ｓ１２
　、デジタル・スレーブ・サブシステム１３　：　Ｄｓ
−ｓｓＬ３　、波形発生器サブシステム１４　：　ＫＧ
−５Ｓ１４　、波形デジタイザ・サブシステム１５　：
　ＷＤ−ＳＳ１５　、時間測定モジュール１６　：　７
ＭＭ１６、直流サブシステム１７　：　ＤＣ−ＳＳ１７
から構成される）及びピンエレクトロニクス及びＤＯＴ
１８６を搭載し、サブシステム群とインタフェースする
テスト・ヘッド１８とから構成されている。Tester 1 is MCLK-5SII, subsystem group (digital mask subsystem 12: DM-5S12
, Digital Slave Subsystem 13: Ds
-ssL3, waveform generator subsystem 14: KG
-5S14, waveform digitizer subsystem 15:
WD-SS15, time measurement module 16:7
MM16, DC subsystem 17: DC-SS17
) and pin electronics and DOT
186 and a test head 18 that interfaces with a group of subsystems.

ＭＣＬＫ−ＳＳＩＩはＤＵＴ１８６のタイミング発注器
２１、あるいはＤＳＰ２３からＤＯＴのマスク・クロッ
クをバッファ１８１を介して入力し、該入力と同期した
第１マスク・クロックＭＣＬＫ　１と第２マスク・クロ
ックＭＣＬＫ２を生成する。バッファ１８１の出力を受
けた基準クロック発生器１１１は、該出力に同期した出
力を第１、第２クロック発生器１１２．１１３に入力し
、第１、第２マスク・クロックを発注させる。ＭＣＬＫ
　１、ＦＩＣＬＫ　２はともにＤＩＩＴマスタ・クロッ
クに同期することができる。勿論ＤＵ↑マスタ・クロッ
クのない場合や、ＤＵＴマスタ・クロックを使用しない
場合、あるいは別の信号によって基準クロック発生器を
、同期化する場合も基準クロックを発生できるように構
成することは容易である。MCLK-SSII inputs the DOT mask clock from the timing orderer 21 of the DUT 186 or the DSP 23 via the buffer 181, and generates a first mask clock MCLK1 and a second mask clock MCLK2 synchronized with the input. . The reference clock generator 111 that receives the output of the buffer 181 inputs outputs synchronized with the output to the first and second clock generators 112 and 113 to order the first and second mask clocks. MCLK
1, FICLK 2 can both be synchronized to the DIIT master clock. Of course, it is easy to configure the system to generate the reference clock even when there is no DU↑ master clock, when the DUT master clock is not used, or when the reference clock generator is synchronized with another signal. .

ＭＣＬＫ　１とＭＣＬＫ　２とは互いに周波数が異なる
が、それらの周波数は有理比に選ばれるのが好適である
。Although MCLK 1 and MCLK 2 have different frequencies, it is preferable that their frequencies are selected in a rational ratio.

タイミング・ハンドラ１１４はＭＣＬＫ　ｌとＭＣＬＫ
　２の信号遷移の一致を検出し、テスタ１のマスク・シ
ーケンサ（、第１図ではマスク・シーケンサ１２２）を
制御するための信号を発生する。Timing handler 114 uses MCLK l and MCLK
A signal for controlling the mask sequencer (in FIG. 1, the mask sequencer 122) of the tester 1 is generated.

例えば、マスク・シーケンサのシーケンス即ち試験系列
（テスト・シーケンス）が開始される。For example, a mask sequencer sequence or test sequence is initiated.

前記一致の不確かさは、一実施例ではＩｎｓである。The matching uncertainty is Ins in one embodiment.

０ＵＴ１８６は一般にデジタル・パターンやデジタル信
ロックに信号を供給して、テスト・シーケンスを定める
サブシステムとしてＤＭ−３Ｓ１２を有している。The 0UT186 typically includes a DM-3S12 as a subsystem that provides signals to the digital pattern and digital signal locks and defines test sequences.

ＤＭ−８Ｓ１２はデジタル・タイミング発生器（ＤＥＴ
Ｇと称する）１２１、ＤＥＴＧ１２によってタイミング
されてプログラムされたテスト・シーケンスを出力する
マスク・シーケンサ１２２、マスク・シーケンサ１２２
によって制御されるベクトル・メモリ１２４ａ工ツジ発
生器（ＥＧと称する）１２４ｂ、フォーマツタ（ＦＭＴ
と称する）１２４ｃから成るＤＵＴ１８６のビン毎のデ
ジタル信号を生成する従来技術のＤＭ−ＳＳパー・ピン
資源（ＰＰＰと称する）１２４を有しており、その出力
はビン・ドライバ１８２ａを介してＤＩＩＴ１８６に入
力される。DM-8S12 is a digital timing generator (DET
G) 121, a mask sequencer 122 that outputs a programmed test sequence timed by the DETG 12, a mask sequencer 122;
A vector memory 124a controlled by an engineering generator (termed EG) 124b, a formatter (FMT
It has a prior art DM-SS per pin resource (referred to as PPP) 124 that generates a digital signal for each bin of the DUT 186 consisting of a DUT 186 consisting of a is input.

さらに、本発明の一実施例では、データ処理資源１２３
を有している。データ処理資源（ＤＰＲと称する）１２
３はＤＳＰ１２３ｂとＤＳＰ１２３ｂが演算するデータ
を格納するデータメモリ１２３ａとから成り立っている
。Additionally, in one embodiment of the present invention, data processing resources 123
have. Data processing resources (referred to as DPR) 12
3 consists of a DSP 123b and a data memory 123a that stores data operated by the DSP 123b.

ＤＰＩ？１２４はベクトル・メモリ１２４ａのテスト・
ベクトルに演算処理をおこなってＤＰＲ１２の出力を変
更することができる。またＤＳＰ１２３ｂは、他のサブ
システム（例えばＤＳ−５５１３のＤＳＰ１３３ｂと通
信をおこなってデータの入出力が可能である。ＤＰＲ１
２３の動作はマスク・シーケンサ１２２によって制御さ
れる。DPI? 124 is a test section for the vector memory 124a.
The output of the DPR 12 can be changed by performing arithmetic processing on the vector. In addition, the DSP 123b can input and output data by communicating with other subsystems (for example, the DSP 133b of the DS-5513.
The operation of 23 is controlled by a mask sequencer 122.

ＤＳ−ＳＳ１３は叶−５Ｓ１２と同様の構成であり、ス
レーブ・シーケンサ１３２がマスク・シーケンサ１２２
にかわるところだけが異なる。ＤＧＴＧ１３１　、スレ
ーブ・シーケンサ１３２　、ＤＰＲ１３３、ＰＰＲ１３
４、データ・メモリ１３３ａ、　ＤＳＰ１３３ｂ　、ベ
クトル・メモリ１３４ａ、　ＥＧ１３４ｂ、　ＦＭＴ１
３４ｃ　、ビン・ドライバ１８３ａがそれぞれＤＧＴＧ
１２１　、マスター・シーケンサ１２２　、ＤＰＲ１２
３、対応して、同様の動作をおこなう。DS-SS13 has the same configuration as Kano-5S12, and the slave sequencer 132 is the mask sequencer 122.
The only difference is that it is replaced by . DGTG131, slave sequencer 132, DPR133, PPR13
4, data memory 133a, DSP133b, vector memory 134a, EG134b, FMT1
34c and the bin driver 183a are each DGTG.
121, master sequencer 122, DPR12
3. Correspondingly, perform similar operations.

！ＡＧ−ＳＳ１４は任意波形を周知の方法で発生するこ
とを基本としているが、内部にＤＳＰ１４４ｂを有して
おり、格納された波形に演算を施して出力できる。! The AG-SS 14 basically generates arbitrary waveforms using a well-known method, but it has a DSP 144b inside and can perform calculations on stored waveforms and output them.

ＩＩＧ−５３１４はタイミング発注器ＷＧＴＧ１４１で
タイミングされたＡＷＧシーケンサ１４３、ＡＷＧシー
ケンサ１４３に格納されそして出力されるシーケンスに
従って波形を発生する波形発生部１４４を有する。それ
らは通常テスタ１の所望のチャネル分だけ用意されるパ
ー・チャネル資源（ＰＣＢ）　１４２を構成している。The IIG-5314 includes an AWG sequencer 143 that is timed by a timing orderer WGTG 141, and a waveform generator 144 that generates a waveform according to a sequence stored in and output from the AWG sequencer 143. They constitute a per-channel resource (PCB) 142 that is normally prepared for the desired channels of the tester 1.

波形発生部１４４は波形メモリ１４４ａ、そのデジタル
出力をアナログ波形に変換するＤＡＣ１４４Ｃで構成さ
れる従来技術での波形発生と、波形メモ！Ｊ　１４４ａ
に格納された波形にＤＳＰ１４４ｂで演算を施して、Ｄ
ＡＣ１４４０入力する本発明による波形発生の方法とが
実施可能である。The waveform generation unit 144 includes a waveform memory 144a and a DAC 144C that converts its digital output into an analog waveform.The waveform generation unit 144 generates waveforms using the conventional technology and generates waveform memo! J144a
The DSP144b performs calculations on the waveform stored in the D
The method of waveform generation according to the present invention using an AC1440 input can be implemented.

ＷＧ−５Ｓ１４の出力は出力増幅器１８４を介してＤｔ
ｌＴ１８６のビンに与えられる。The output of WG-5S14 is connected to Dt via output amplifier 184.
It is given in the bin of lT186.

ＫＧ−５５１４の逆の動作をする１１１）−８５１５は
、ＤｔｌＴ１８６の信号出力ビンから入力増幅器１８５
を介して信号を入力し、八〇Ｃ１５４ｃによりデジタル
化した後、所望によりＤＳＰ１５４ｂで演算を施して波
形メモリ１５４ａに格納する。その動作はデジタイザ・
シーケンサ１５３が制御する。これらは所望のチャネル
分だけ用意されたＰＰＲ１３４を構成する。デジタイザ
・シーケンサ１５３のタイミング制御はタイミング発生
器ＷＤＴＧ１５１がおこなう。111)-8515, which operates in the opposite manner to KG-5514, connects the signal output bin of DtlT 186 to the input amplifier 185.
After inputting the signal via the 80C 154c and digitizing it, the DSP 154b performs calculations as desired and stores it in the waveform memory 154a. Its operation is based on the digitizer
A sequencer 153 controls. These constitute a PPR 134 prepared for desired channels. Timing control of the digitizer sequencer 153 is performed by a timing generator WDTG151.

ＤＵＴ１８６の各出力の時刻の計測は従来技術による計
時モジュール１６によっておこなわれる。計時の制御は
マスク・シーケンサ１２２によっておこわれる。Timing of each output of DUT 186 is performed by conventional timing module 16. Timing control is performed by mask sequencer 122.

ＤＣ−ＳＳ１７はマスク・シーケンサ１２２で制御され
るタイミング発生器ＤＣＴＧ１７１によって制御される
。DC-SS17 is controlled by a timing generator DCTG171 which is controlled by mask sequencer 122.

ＯＵＴは１８６のデジタル入出力ビン毎のＤＣユニット
１８２ｂ、　１８３ｂ及びアナログ用ＳＭＵ１７２によ
ってＤ［ｌＴ１８６の直流特性が測定される。従来直流
測定は中央処理装置ＣＰＵ１００によって非同期におこ
なわれていたが、本発明の一実施例では、マスク・シー
ケンサ１２２により同期的におこなわれる。従って、入
出力がアナログ信号であり、内部動作がデジタル信号処
理を含むような０ＵＴ１８６の試験も全てデジタル信号
に同期して行われるため、試験の安定度が増し、試験の
信顛性が向上する。At OUT, the DC characteristics of D[lT186 are measured by the DC units 182b and 183b for each of the 186 digital input/output bins and the analog SMU 172. Conventionally, DC measurements were performed asynchronously by central processing unit CPU 100, but in one embodiment of the present invention, they are performed synchronously by mask sequencer 122. Therefore, all tests on the 0UT186, whose input and output are analog signals and whose internal operations include digital signal processing, are performed in synchronization with the digital signals, increasing test stability and test reliability. .

各タイミング発生器ＤＧＴＧ１２１　、ＤＥＴＧ１３１
　、ＷＧＴＧ１４１、ＷＤＴＧ１５１、ＤＣＴＧ１７１
に供給されるクロックは中央処理装置ＣＰＵ１００によ
ってＭＣＬＫ　１とＭＣＬＫ　２のいずれかに設定され
る。サブシステム間でｍマスク・クロックが異なっても
、タイミング・ハンドラ１１４の一致信号で刻時された
マスク・シーケンサ１２２の制御信号によって、全ての
サブシステムを完全に同時刻制御することができる。ま
た、ＭＣＬＫ　１とＭ（：ＬＫ　２が異なる周波数であ
れば、擬僚的に非同期動作を模擬できる。Each timing generator DGTG121, DETG131
, WGTG141, WDTG151, DCTG171
The clock supplied to the CPU 100 is set to either MCLK 1 or MCLK 2 by the central processing unit CPU100. Even if the m-mask clocks are different among the subsystems, all subsystems can be controlled completely at the same time by the control signal of the mask sequencer 122 clocked by the coincidence signal of the timing handler 114. Furthermore, if MCLK 1 and M(:LK 2) have different frequencies, asynchronous operation can be simulated.

マスク・シーケンサ１２２の制御信号は第１図に示すよ
うに制御線１２２ａを介して各サブシステムのタイミン
グ発生器１３１．１４１．１５１．１７１と各サブシス
テムのスレーブ・シーケンサ１３２．１４３．１５３に
導入され、それらサブシステムヘシーケンス・ブロック
（ＳＢＫと称する）ベースの指令が支えられる。The control signal of the mask sequencer 122 is introduced to the timing generator 131.141.151.171 of each subsystem and the slave sequencer 132.143.153 of each subsystem via the control line 122a as shown in FIG. and supports sequence block (referred to as SBK) based commands to these subsystems.

ＳＢＫの例を以下に示す。An example of SBK is shown below.

ＤＳ−３Ｓ１３へは一連のデジタル・パターンやデジタ
ル信号の発生、 ＷＧ−ＳＳ１４へは一連の波形の発生、ＷＤ−ＳＳ１５
へは一連の波形サンプリング、時間測定モジュール１６
へは１つの時間測定、ＤＣ−ＳＳｌ？へは一連の電圧と
電流の設定と測定を指令する。サブ・システムはその指
令に従ってＳＢＫ内のタイミング発生とシーケンス発生
を内部マイクロプログラムに従い、使用マスク・クロッ
クに同期しておこなう。Generation of a series of digital patterns and digital signals to DS-3S13, generation of a series of waveforms to WG-SS14, WD-SS15
A series of waveform sampling, time measurement module 16
To one time measurement, DC-SSl? commands a series of voltage and current settings and measurements. In accordance with the instructions, the subsystem generates timing and sequence within the SBK in accordance with the internal microprogram and in synchronization with the mask clock used.

一方サブ・シーケンスの終了や、各ＤＳＰの結果、ＤＵ
Ｔ１８６の出力波形の評価結果は、信号線１２２ｂを介
して、即時にマスク・シーケンサ１２２に帰還される。On the other hand, the end of the sub-sequence, the result of each DSP, the DU
The evaluation result of the output waveform of T186 is immediately fed back to the mask sequencer 122 via the signal line 122b.

ＣＰＵ１００からの指令に対する応答、帰還された信号
の評価、テスト・シーケンスの変更（プログラム分岐）
はマスク・クロックの１周期内で終了するように判断・
変更機能がハードウェアにより実現され高速化されてい
る。そして、この動作様式はサブシステムのシーケンサ
・ブロック（ＳＢＫ）の実行やＤＳＰの計算結果による
シーケンス変更にも適用される。即ち、マスク・シーケ
ンサ１２２とスレーブ・シーケンサ１３２．１４３．１
５３はＣＰＵ１００により、前もって格納されたシーケ
ンスを実行し、マスタースレーブ動作を行っているとも
解される。Response to commands from CPU 100, evaluation of returned signals, change of test sequence (program branching)
is determined to end within one cycle of the mask clock.
The change function is realized by hardware and is accelerated. This operating style is also applied to the execution of the sequencer block (SBK) of the subsystem and sequence changes based on the calculation results of the DSP. That is, mask sequencer 122 and slave sequencer 132.143.1.
53 can also be understood as executing a previously stored sequence by the CPU 100 and performing a master-slave operation.

また、これらシーケンサ内のシーケンスの実行の変更は
全て１クロック周期内に終了するため、デッド・タイム
を生じない利点を有する。Furthermore, since all changes in the execution of sequences within the sequencer are completed within one clock period, there is an advantage that no dead time occurs.

第３図は、波形発生器サブシステムＷＧ−ＳＳ１４とＤ
Ｍ−ＳＳ１２又はＤＳ−ＳＳ１３の波形の関係を示す例
である。Figure 3 shows the waveform generator subsystem WG-SS14 and D
This is an example showing the relationship between the waveforms of M-SS12 or DS-SS13.

プログラム３１．３２１よマスタシーケンスとスレーブ
・シーケンスの各々を示すソフトウェア表示であり、実
波形の例が実波形群３３に示しである。Programs 31 and 321 are software displays showing each of the master sequence and slave sequence, and examples of actual waveforms are shown in the actual waveform group 33.

３３ａはＤＭ−３Ｓ１２又はＤＳ−ＳＳ１３のベクトル
・アドレスを示し、３３ｂは該ベクトル・アドレスのベ
クトルが刻時されフォーマットされて出力された波形で
ある。33a indicates a vector address of the DM-3S12 or DS-SS13, and 33b is a waveform obtained by clocking, formatting, and outputting the vector at the vector address.

マスク・シーケンサ１２２から与えられたシーケンス・
ブロックＳＢＫが波形１、波形２であると、ＡＷＧシー
ケンサはＳＢＫで定められた波形１．２を合成するため
波形片■、■、■、■、■を組み合わせて発生している
。３３ｃがＷＧ−ＳＳ１４の出力であり、３３ｄと３３
ｅが使用された波形片と波形を対応して示しである。デ
ジタル・ベクトルに同期して、デッド・タイムの生じな
い波形が発生される。The sequence given from the mask sequencer 122
When block SBK is waveform 1 and waveform 2, the AWG sequencer generates a combination of waveform pieces ■, ■, ■, ■, ■ in order to synthesize waveforms 1 and 2 defined by SBK. 33c is the output of WG-SS14, 33d and 33
e shows the corresponding waveform pieces and waveforms used. A waveform without dead time is generated in synchronization with the digital vector.

次にＤＳＰ１２３，１３３，１４４ｂ、１５４ｂについ
て説明する。これらＤＳＰのサブ・システム内における
機能についてはすでに説明した。Next, the DSPs 123, 133, 144b, and 154b will be explained. The functions within these DSP subsystems have already been described.

これら局部ＤＳＰはＣＰＵ１００と独立に且つクロック
と同期して共用のデータ・バス１９によって互いに交信
することができる。またＣＰＵ１００からのデータ送受
信をもおこなう。その制御命令は、ＣＰＵ１００から予
め転送されており、ＣＰＵｌｏｏの同期命令あるいは各
サブ・システムのシーケンサの同期信号により動作を開
始する。ＤＳＰはデータの入力、演算、出力を制御命令
に従って実行する。データ・パス１９へのＤＳＰの接続
も制御命令によっであるいはＣＰＵ１００から直接に行
われる。These local DSPs can communicate with each other via a shared data bus 19 independently of the CPU 100 and synchronously with the clock. It also transmits and receives data from the CPU 100. The control command is transferred in advance from the CPU 100, and the operation is started by a synchronization command of the CPUloo or a synchronization signal of the sequencer of each subsystem. The DSP executes data input, operation, and output according to control instructions. Connection of the DSP to data path 19 is also made by control commands or directly from CPU 100.

例えば、ＤＳＰ１５４ｂとＤＳＰ１４４ｂをデータ・パ
ス１９に接続して交信することにより、ＷＤ−３Ｓ１５
での測定結果を直ちにｗｓ−ｓｓ１４に帰還して、波形
の変更をおこなうことができる。For example, by connecting the DSP 154b and DSP 144b to the data path 19 and communicating with each other, the WD-3S15
The measurement results can be immediately fed back to the ws-ss 14 to change the waveform.

また、各ＤＳＰに並列処理をさせることにより、処理速
度が並列数に略比例して減少する。Furthermore, by having each DSP perform parallel processing, the processing speed decreases approximately in proportion to the number of parallel processing.

例えば、各ＤＵＴピンの出力信号の平均を求める例があ
る。データ・パス１９を用いる交信をシリアル通信装置
として構成することもできる。For example, there is an example in which the average of the output signals of each DUT pin is determined. Communication using data path 19 can also be configured as a serial communication device.

また、波形をＮ点すンプリングしてフーリエ変換する場
合の高速化が可能となる。ＷＤ−３ＳＩ５の複数チャネ
ルを並列接続して各チャネルのサンプリング速度を低減
しつつ、最終変換速度を上昇させることができる。Further, it is possible to speed up the Fourier transform by sampling the waveform at N points. Multiple channels of WD-3SI5 can be connected in parallel to reduce the sampling rate of each channel while increasing the final conversion rate.

Ｎ＝ＬｘＭのとき、Ｌ点の離散フーリエ変換（ＤＦＴ）
をＭ個並列演算する場合は、（Ｌ点ＤＦＴの乗算数）ｘ
Ｍ＋　（Ｍ−１）ｘ　（Ｎ／２）の乗算が必要である。When N=LxM, Discrete Fourier Transform (DFT) of L points
When calculating M pieces in parallel, (multiplying number of L point DFT) x
M+ (M-1) x (N/2) multiplications are required.

またＬ点ＤＦＴの乗算回数はＦＦＴを用いないときＬ２
．Ｌが２のべき乗でＦＦＴが行われるとき（Ｌ／　２　
）　　１０　ｇ４（Ｌ）である。Also, the number of multiplications for L-point DFT is L2 when FFT is not used.
．． When FFT is performed with L being a power of 2 (L/2
) 10 g4 (L).

従って、本発明の実施例のようにＭ＝２あるいはＭ＝４
と選べば乗算数は、それぞれ（Ｎ／２）ｌ　ｏｇ２．（
Ｎ）　、　（Ｎ／２）　ｌ　ｏｇｚ（Ｎ）　＋（Ｎ／２
）となり、２台あるいは４台のＤＳＰで分散処理を行う
ときは、１台当りの乗算回数が減り、０８２間のデータ
転送時間を越えても大幅な時間短縮が可能となる。Therefore, as in the embodiment of the present invention, M=2 or M=4
If you choose, the number of multipliers will be (N/2)log2. (
N) , (N/2) l ogz(N) + (N/2
), and when performing distributed processing with two or four DSPs, the number of multiplications per device is reduced, and even if the data transfer time between 082 and 082 is exceeded, it is possible to significantly shorten the time.

なお、サブシステムにおけるスレーブ・シーケンサはク
ロックに同期したデコーダとインデックス・レジスタを
用い、クロック同期したＳＢＫの起動をおこなうように
、マイクロプログラムの開始アドレスを指定するように
構成されている。従って、マスク・シーケンサにてから
の指令により１クロツタ周期内での多重分岐が行え、分
岐による波形へのデッド・タイム導入はない。本発明の
一実施例でのテスタｌはＭＣＬＫＩ、２として６４　ｍ
Ｈｚ−１２８ｍＨｚを用いている。Note that the slave sequencer in the subsystem is configured to use a decoder and index register synchronized with the clock to designate the start address of the microprogram so as to activate the SBK in synchronization with the clock. Therefore, multiple branches can be performed within one crotter period by commands from the mask sequencer, and dead time is not introduced into the waveform due to branching. In one embodiment of the present invention, the tester I is MCLKI, 2 is 64 m.
Hz-128mHz is used.

〔発明の効果〕〔Effect of the invention〕

本発明の実施により以下の効果が生ずる。 Implementation of the present invention produces the following effects.

■）中央処理装置はテスト・プログラムの実行の解読を
行い指令するだけで、テストの実行手順の進行に影響し
ない。従って、中央処理装置の負荷にテストの実行が影
響されず、ＤＵＴの実行環境を模擬しやすい。(2) The central processing unit only decodes and directs the execution of the test program and does not affect the progress of the test execution procedure. Therefore, test execution is not affected by the load on the central processing unit, and it is easy to simulate the execution environment of the DUT.

２）従来中央処理装置で制御され、非同期に動作してい
た直流特性測定もマスク・シーケンサによりＤＵＴの他
の信号と同期して刻時実行されるので、測定の安定性、
明瞭性、繰り返し性は向上する。2) DC characteristic measurements, which were conventionally controlled by a central processing unit and operated asynchronously, are now performed by a mask sequencer in synchronization with other DUT signals, improving measurement stability and
Clarity and repeatability are improved.

３）混在信号装置の機能ブロックをその種別（アナログ
、デジタル、同期、非同期）にかかわらず、使用環境に
より近い環境で並列して評価できるので、評価の精度と
信頼性とが向上し、試験時間も短縮される。3) Functional blocks of mixed signal equipment can be evaluated in parallel in an environment closer to the usage environment regardless of their type (analog, digital, synchronous, asynchronous), improving evaluation accuracy and reliability and reducing test time. is also shortened.

４）全てのサブ・システムは同期したマスク・クロック
により刻時され、且つサブ・システムには“次の動作”
と“どこの動作”が前もって書き込まれており、テスト
・プログラムの作成は高級言語で行える。4) All subsystems are clocked by a synchronized mask clock, and each subsystem has a “next operation”
and "where to operate" are written in advance, and test programs can be created using a high-level language.

５）同期したデコーダとインデックス・レジスタにより
、シーケンサの多重分岐と起動が１クロック周期内に行
われるので、サブ・システムの動作にデッド・タイムは
生じない。5) Synchronized decoders and index registers allow sequencer multiple branching and activation within one clock period, so there is no dead time in subsystem operation.

６）多重シーケンサ構成をとるので、ハードウェア構成
上配線は減少する。6) Since a multiple sequencer configuration is adopted, wiring is reduced in terms of hardware configuration.

７）多重シーケンサ構成をとりつつ、それらは全て同期
されているので、サブ・システムの並列動作、独立動作
が安定性と繰り返し性を良好に保ちつつ行える。7) Although it has a multiple sequencer configuration, all of them are synchronized, so parallel and independent operations of subsystems can be performed while maintaining good stability and repeatability.

８）ＤＵＴのクロックに同期された複数のクロックを用
いて、各サブ・システムの同期をとることにより、同期
信号の発生を、また複数クロック間の周波数差を利用し
て模擬的非同期動作を可能にして、同期、非同期混在Ｄ
ＵＴの試験を統合的にできる。8) By synchronizing each subsystem using multiple clocks synchronized with the DUT clock, it is possible to generate synchronous signals and simulate asynchronous operation by using the frequency difference between multiple clocks. and mixed synchronous and asynchronous D
The UT exam can be done in an integrated manner.

９）各サブ・システムあるいはチャネル毎に局部ＤＳＰ
を有し、信号処理を並列化し、全体の試験の高速化がな
される。9) Local DSP for each subsystem or channel
It parallelizes signal processing and speeds up the overall test.

１０）局部ＤＳＰは相互に通信が可能であり、中央処理
装置とは独立に複数のＤＵＴピン信号に関する演算処理
、制御を行うことができるので、複雑な入出力環境を正
確に刻時しておこなうことができる。10) Local DSPs can communicate with each other and perform calculation processing and control of multiple DUT pin signals independently of the central processing unit, allowing complex input/output environments to be accurately clocked. be able to.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の一実施例に係る電子部品試験装置の
ブロック図である。 第２図は、電子部品の一般化モデルの機能ブロック図で
ある。 第３図は、本発明による波形発生例を説明するための図
である。 １００：中央処理装置 １１　：マスタ・クロック・サブシステム（ＭＣＬＫ−
５Ｓ） １１１：基準クロック発生器 １１４：タイミング・ハンドラ １２　：デジタル・マスク・サブシステム（ＤＭ−３Ｓ
） １２２：マスタ・シーケンサ（ＭＳＳ）１３　：デジタ
ル・スレーブ・サブシステム（ＤＳ−３Ｓ） 二波形発生器サブシステム （ＷＧ−８Ｓ） ：波形デジタイザ・サブシステム （ＷＤ−８Ｓ） 二時間測定モジュール （ＴＭＭ） ：直流サブシステム （ＤＳ−３Ｓ） １８　：テスト・ヘッド １８６：被試験電子装置；被測定装置FIG. 1 is a block diagram of an electronic component testing apparatus according to an embodiment of the present invention. FIG. 2 is a functional block diagram of a generalized model of electronic components. FIG. 3 is a diagram for explaining an example of waveform generation according to the present invention. 100: Central processing unit 11: Master clock subsystem (MCLK-
5S) 111: Reference clock generator 114: Timing handler 12: Digital mask subsystem (DM-3S)
) 122: Master sequencer (MSS) 13: Digital slave subsystem (DS-3S) Dual waveform generator subsystem (WG-8S): Waveform digitizer subsystem (WD-8S) Dual time measurement module (TMM) ): DC subsystem (DS-3S) 18: Test head 186: Electronic device under test; device under test

Claims (1)

【特許請求の範囲】 １、互いに同期した複数のクロックの１つに同期して刻
時される信号発生及び／あるいは測定モジュールを複数
用いて混在信号装置を試験する試験装置において、少な
くとも２つのクロックのされぞれのクロック・エッジの
一致時点を前記試験の開始時点にしたことを特徴とする
電子部品試験装置。 ２、前記信号発生及び／あるいは測定モジュールの入出
力において、所望の二状態間の遷移時間が該信号発生及
び／あるいは測定モジュールの同期する前記クロックの
１周期より短いことを特徴とする請求項１記載の電子部
品試験装置。[Claims] 1. In a test device that tests a mixed signal device using a plurality of signal generation and/or measurement modules clocked in synchronization with one of a plurality of mutually synchronized clocks, at least two clocks are used. An electronic component testing device characterized in that the time point at which the respective clock edges match is set as the start time point of the test. 2. Claim 1, wherein the transition time between two desired states at the input/output of the signal generation and/or measurement module is shorter than one cycle of the clock with which the signal generation and/or measurement module is synchronized. Electronic component testing equipment described.