JPH0277934A - ラインバッファメモリ - Google Patents
ラインバッファメモリInfo
- Publication number
- JPH0277934A JPH0277934A JP23094288A JP23094288A JPH0277934A JP H0277934 A JPH0277934 A JP H0277934A JP 23094288 A JP23094288 A JP 23094288A JP 23094288 A JP23094288 A JP 23094288A JP H0277934 A JPH0277934 A JP H0277934A
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- 230000015654 memory Effects 0.000 title claims abstract description 22
- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 230000003446 memory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000033764 rhythmic process Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データの時間変換（Ａの周波数−Ｂの周波
数）を効率良（行うためのラインバッファメモリに関す
るものである。
数）を効率良（行うためのラインバッファメモリに関す
るものである。
第３図は従来の、例えばマイクロコンピュータ（以下マ
イコンと称する）で作成された画像を画像表示機器に一
定のリズムで表示する場合等に必要となる、データの時
間変換を行う装置の一般的な構成の一例を示す図であり
、−ａ的にデュアルボー）ＲＡＭと呼ばれるものを示し
ている０図中、１は入力信号を接続する入力端子、２は
時間変換された出力信号が出力される出力端子、４は時
間変換前のリズムとなる入力データをＲＡＭ１６に書込
むための書込みクロック（例えばマイコンのＣＰＵ、Ｍ
ＰＵ等のコントローラのライドクロック）を印加する端
子、５は変換後に必要とされるリズム（例えば上記マイ
コンの周辺機器である画像表示機器のリズム）となる読
出しクロックを印加する端子である。又、第４図は第３
図の装置の動作を説明するためのタイミング図であり、
１００はＲＡＭ１６に格納されたデータである。
イコンと称する）で作成された画像を画像表示機器に一
定のリズムで表示する場合等に必要となる、データの時
間変換を行う装置の一般的な構成の一例を示す図であり
、−ａ的にデュアルボー）ＲＡＭと呼ばれるものを示し
ている０図中、１は入力信号を接続する入力端子、２は
時間変換された出力信号が出力される出力端子、４は時
間変換前のリズムとなる入力データをＲＡＭ１６に書込
むための書込みクロック（例えばマイコンのＣＰＵ、Ｍ
ＰＵ等のコントローラのライドクロック）を印加する端
子、５は変換後に必要とされるリズム（例えば上記マイ
コンの周辺機器である画像表示機器のリズム）となる読
出しクロックを印加する端子である。又、第４図は第３
図の装置の動作を説明するためのタイミング図であり、
１００はＲＡＭ１６に格納されたデータである。
次に、第３図の装置において、例えば１ｋＨｚの周波数
で生成されたデータを２ｋＨｚに変換する場合について
、その動作を説明する。
で生成されたデータを２ｋＨｚに変換する場合について
、その動作を説明する。
まず、第４図（ａ）に示すように、１ｋＨｚの書込みク
ロックを書込みクロック入力端子４に印加し、書込みデ
ータを入力端子１に印加すると、１ｋＨｚの周期に同期
してＲＡＭ１６の０番地から順に書込みデータが格納さ
れる。図では、０番地から３番地まで、４ｂｉｔのデー
タ“０１１０”が格納されて行く例を示している。
ロックを書込みクロック入力端子４に印加し、書込みデ
ータを入力端子１に印加すると、１ｋＨｚの周期に同期
してＲＡＭ１６の０番地から順に書込みデータが格納さ
れる。図では、０番地から３番地まで、４ｂｉｔのデー
タ“０１１０”が格納されて行く例を示している。
一方、第４図（ｂ）に示すように、読出し時は、２ｋＨ
ｚの読出しクロックを読出しクロック端子５に印加する
と、ＲＡＭ１６に格納されたデータが２ｋＨｚの周期に
同期してＲＡＭの０番地から順に読出されて行く０図で
は、０番地から３番地まで、４ｂｉｔのデータ“０１１
０″が順に読出されて行く例を示している。
ｚの読出しクロックを読出しクロック端子５に印加する
と、ＲＡＭ１６に格納されたデータが２ｋＨｚの周期に
同期してＲＡＭの０番地から順に読出されて行く０図で
は、０番地から３番地まで、４ｂｉｔのデータ“０１１
０″が順に読出されて行く例を示している。
従来のデータの時間変換を行う装置は以上のように構成
されているので、読出し時に書込みを同時に行うと、読
出しているデータを破壊する恐れがあるため、読出しと
書込みはシーケンシャル（書込み一読出し一書込み−）
に行う必要があり、読出し、書込みを同時に行えないた
めに時間変換の効率が悪くなるといった問題点があった
。
されているので、読出し時に書込みを同時に行うと、読
出しているデータを破壊する恐れがあるため、読出しと
書込みはシーケンシャル（書込み一読出し一書込み−）
に行う必要があり、読出し、書込みを同時に行えないた
めに時間変換の効率が悪くなるといった問題点があった
。
この発明は、上記の問題点を解決すべ（なされたもので
、読出しと書込みとが同時に行え、時間変換を効率良く
行えるラインバッファメモリを得ることを目的とする。
、読出しと書込みとが同時に行え、時間変換を効率良く
行えるラインバッファメモリを得ることを目的とする。
この発明に係るラインバッファメモリは、Ａ。
Ｂ２つのメモリ領域を用い、Ａ （Ｂ）が書込み状態の
時Ｂ （Ａ）が読出し状態となるトグル方式を採用し、
２つのメモリ動作の切換え（Ａ （Ｂ）が書込み状態か
ら読出し状Ｍ、Ｂ （Ａ）が読出し状態から書込み状り
時に最終の書込みアドレスをレジスタにラッチし、読出
し状態にあるメモリＢ（Ａ）の読出しカウンタ値とレジ
スタにラッチされている値とを比較し、一致した時に、
トグル信号を要求するための割込み信号を発生するよう
にしたものである。
時Ｂ （Ａ）が読出し状態となるトグル方式を採用し、
２つのメモリ動作の切換え（Ａ （Ｂ）が書込み状態か
ら読出し状Ｍ、Ｂ （Ａ）が読出し状態から書込み状り
時に最終の書込みアドレスをレジスタにラッチし、読出
し状態にあるメモリＢ（Ａ）の読出しカウンタ値とレジ
スタにラッチされている値とを比較し、一致した時に、
トグル信号を要求するための割込み信号を発生するよう
にしたものである。
この発明においては、Ａ、Ｂ２つのメモリ領域を用い、
Ａ （Ｂ）が書込み状態の時Ｂ （Ａ）が読出し状態と
なるように設定し、トグル動作させるタイミングを内部
で書込みアドレスから得て、そのタイミングになった時
にＣＰＵ、ＭＰＵ等のコントローラに割込み信号を発生
して、トグル動作するタイミングをＣＰＵ又はＭＰＵ等
のコントローラに知らせることにより、このコントロー
ラからトグル信号が発生されて上記トグル動作が行われ
、読出し、書込みを同時に行うことが可能となる。
Ａ （Ｂ）が書込み状態の時Ｂ （Ａ）が読出し状態と
なるように設定し、トグル動作させるタイミングを内部
で書込みアドレスから得て、そのタイミングになった時
にＣＰＵ、ＭＰＵ等のコントローラに割込み信号を発生
して、トグル動作するタイミングをＣＰＵ又はＭＰＵ等
のコントローラに知らせることにより、このコントロー
ラからトグル信号が発生されて上記トグル動作が行われ
、読出し、書込みを同時に行うことが可能となる。
第１図は本発明の一実施例によるラインバッファメモリ
を示す構成図であり、図において、１は入力信号を接続
する入力端子、２は時間変換された出力信号が出力され
る出力端子、３はＣＰＵ。
を示す構成図であり、図において、１は入力信号を接続
する入力端子、２は時間変換された出力信号が出力され
る出力端子、３はＣＰＵ。
ＭＰＵ等のコントローラにトグル信号を要求するための
割込み信号を出力する割込み端子、４は時間変換前のリ
ズムとなる入力データをＲ’ Ａ Ｍに書込むための書
込みクロック（例えばマイコンのＣＰＵ、ＭＰＵ等のコ
ントローラのライトクロック）を印加する端子、５は変
換後に必要とされるリズム（例えば上記マイコンの周辺
機器である画像表示機器のリズム）となる読出しクロッ
クを印加する端子、６はＲＡＭ （Ａ） 、７はＲＡＭ
（Ｂ）、８は書込み時のＲＡＭアドレスを示すライト
カウンタ、９は読出し時のＲＡＭアドレスを示すリード
カウンタ、１０はトグル時（２本のメモリ動作の切換え
時）に書込みの最終アドレスを保持するライトレジスタ
、１１はリードカウンタ９とライトレジスタ１０の値と
を比較し一致した時に割込み信号を発生するコンパレー
タ、１２は入力信号１をＲＡＭ （Ａ）６又はＲＡＭ
（Ｂ）７に振り分けるセレクタ、１３は書込みクロック
４又は読出しクロック５をＲＡＭ （Ａ）６又はＲＡＭ
ＣＢ）７に振り分けるセレクタ、１４はＲＡＭ （Ａ
）６又はＲＡＭ （Ｂ）７の何れのデータを出力するか
を決定するセレクタ、２０はＲＡＭの状態を変更するた
めのトグル信号を印加するトグル端子である。
割込み信号を出力する割込み端子、４は時間変換前のリ
ズムとなる入力データをＲ’ Ａ Ｍに書込むための書
込みクロック（例えばマイコンのＣＰＵ、ＭＰＵ等のコ
ントローラのライトクロック）を印加する端子、５は変
換後に必要とされるリズム（例えば上記マイコンの周辺
機器である画像表示機器のリズム）となる読出しクロッ
クを印加する端子、６はＲＡＭ （Ａ） 、７はＲＡＭ
（Ｂ）、８は書込み時のＲＡＭアドレスを示すライト
カウンタ、９は読出し時のＲＡＭアドレスを示すリード
カウンタ、１０はトグル時（２本のメモリ動作の切換え
時）に書込みの最終アドレスを保持するライトレジスタ
、１１はリードカウンタ９とライトレジスタ１０の値と
を比較し一致した時に割込み信号を発生するコンパレー
タ、１２は入力信号１をＲＡＭ （Ａ）６又はＲＡＭ
（Ｂ）７に振り分けるセレクタ、１３は書込みクロック
４又は読出しクロック５をＲＡＭ （Ａ）６又はＲＡＭ
ＣＢ）７に振り分けるセレクタ、１４はＲＡＭ （Ａ
）６又はＲＡＭ （Ｂ）７の何れのデータを出力するか
を決定するセレクタ、２０はＲＡＭの状態を変更するた
めのトグル信号を印加するトグル端子である。
第２図は第１図の装置の動作を説明するためのタイミン
グチャートであり、１０１，１０２はそれぞれＲＡＭ
（Ａ）、 （Ｂ）に格納されたデータである。この図
では簡単化のため、ＲＡＭ （Ａ）。
グチャートであり、１０１，１０２はそれぞれＲＡＭ
（Ａ）、 （Ｂ）に格納されたデータである。この図
では簡単化のため、ＲＡＭ （Ａ）。
（Ｂ）の書込み又読出しのｂｉｔ数は４ｂｉｔとし、書
込みと読出しのクロック周波数は同じとして示している
。
込みと読出しのクロック周波数は同じとして示している
。
最初、ＲＡＭ （Ａ）が書込み状態に設定され、入力端
子１に入力された“０１１０”の情報が書込みクロック
４に同期してＲＡＭ （Ａ）の０番地から３番地に書込
まれる（第２図（ａ））。その時、ＲＡＭ （Ｂ）は読
出し状態に設定され読出しクロック５に同期してＲＡＭ
（Ｂ）の０番地から３番地に書かれていた情報“１０
０１”が出力端子２に出力される。この時、ライトレジ
スタ１０には、３番地の３”がラッチされており、リー
ドカウンタ９が３番地の“３”を選択した時にコンパレ
ータ１１は割込み信号３を発生し、ＣＰＵ、ＭＰＵ等の
コントローラにトグル信号を要求する。コントローラは
それを受けてトグル信号２０を発生する（同図（ｂ））
。このトグル信号２０によりＲＡＭ （Ａ）、 （Ｂ
）のメモリ動作が切換わる（トグル動作する）が、その
時ライトレジスタ１０にはＲＡＭ （Ａ）に書込んだデ
ータの最終アドレス３番地の３゛がランチされる。
子１に入力された“０１１０”の情報が書込みクロック
４に同期してＲＡＭ （Ａ）の０番地から３番地に書込
まれる（第２図（ａ））。その時、ＲＡＭ （Ｂ）は読
出し状態に設定され読出しクロック５に同期してＲＡＭ
（Ｂ）の０番地から３番地に書かれていた情報“１０
０１”が出力端子２に出力される。この時、ライトレジ
スタ１０には、３番地の３”がラッチされており、リー
ドカウンタ９が３番地の“３”を選択した時にコンパレ
ータ１１は割込み信号３を発生し、ＣＰＵ、ＭＰＵ等の
コントローラにトグル信号を要求する。コントローラは
それを受けてトグル信号２０を発生する（同図（ｂ））
。このトグル信号２０によりＲＡＭ （Ａ）、 （Ｂ
）のメモリ動作が切換わる（トグル動作する）が、その
時ライトレジスタ１０にはＲＡＭ （Ａ）に書込んだデ
ータの最終アドレス３番地の３゛がランチされる。
トグル信号２０によりＲＡＭ （Ａ）が読出し状態にな
り、先程ＲＡＭ （Ａ）の０番地から３番地に書かれた
情報“０１１０”が読出しクロック５に同期して出力端
子２に出力される。この時、ライトレジスタ１０には上
述のように“３″がラッチされており、リードカウンタ
９が３番地の３′を選択した時に、先程と同様に割込み
信号３を発生する（同図（Ｃ））。なお、ＲＡＭ （Ｂ
）はその時書込み状態にあり、この例では“００１１″
の情報が書込まれている（同図（ｄ））。
り、先程ＲＡＭ （Ａ）の０番地から３番地に書かれた
情報“０１１０”が読出しクロック５に同期して出力端
子２に出力される。この時、ライトレジスタ１０には上
述のように“３″がラッチされており、リードカウンタ
９が３番地の３′を選択した時に、先程と同様に割込み
信号３を発生する（同図（Ｃ））。なお、ＲＡＭ （Ｂ
）はその時書込み状態にあり、この例では“００１１″
の情報が書込まれている（同図（ｄ））。
このような装置では、読出し、書込みを同時に行っても
データを破壊する恐れがなく、時間変換を効率良く行え
る。
データを破壊する恐れがなく、時間変換を効率良く行え
る。
なお、上記実施例ではＲＡＭ （Ａ＞、ＲＡＭ （Ｂ）
はそれぞれ１ｂｉｔ幅のデータメモリ領域として説明し
たが、これは複数ｂｉｔ幅（例えばＩ ＢＹＴＥ＝８ｂ
ｉｔ）のデータメモリ領域であっても良く、又、これら
はダイナミックＲＡＭであってもスタティックＲＡＭで
あっても良い。
はそれぞれ１ｂｉｔ幅のデータメモリ領域として説明し
たが、これは複数ｂｉｔ幅（例えばＩ ＢＹＴＥ＝８ｂ
ｉｔ）のデータメモリ領域であっても良く、又、これら
はダイナミックＲＡＭであってもスタティックＲＡＭで
あっても良い。
又、上記実施例では書込みクロック４と読出しクロック
５とを同一周波数とした場合を示したが、これらのクロ
ックの選定は自由であり、どちらのクロックが速くても
問題なく使用できる。
５とを同一周波数とした場合を示したが、これらのクロ
ックの選定は自由であり、どちらのクロックが速くても
問題なく使用できる。
以上のように、本発明に係るラインバッファメモリによ
れば、２つのメモリをトグル構成とし、トグル動作させ
るタイミングを書込みアドレスから得て、そのタイミン
グになった時に、コントローラにトグル信号を要求する
割込み信号を発生するようにしたので、時間変換を効率
良く行える効果がある。
れば、２つのメモリをトグル構成とし、トグル動作させ
るタイミングを書込みアドレスから得て、そのタイミン
グになった時に、コントローラにトグル信号を要求する
割込み信号を発生するようにしたので、時間変換を効率
良く行える効果がある。
第１図はこの発明の一実施例によるラインバッファメモ
リを示す構成図、第２図はその動作を説明するためのタ
イミング図、第３図は従来のデュアルポートＲＡＭを示
す構成図、第４図はその動作を説明するためのタイミン
グ図である。 ３は割込み端子、４は書込みクロック端子、５は読出し
クロック端子、６はＲＡＭ （Ａ） 、７はＲＡＭ （
Ｂ）、１０はライトレジスタ、１１はコンパレータ、２
０はトグル端子。 なお、図中、同一符号は同一、又は相当部分を示す。
リを示す構成図、第２図はその動作を説明するためのタ
イミング図、第３図は従来のデュアルポートＲＡＭを示
す構成図、第４図はその動作を説明するためのタイミン
グ図である。 ３は割込み端子、４は書込みクロック端子、５は読出し
クロック端子、６はＲＡＭ （Ａ） 、７はＲＡＭ （
Ｂ）、１０はライトレジスタ、１１はコンパレータ、２
０はトグル端子。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）データの時間変換を行うラインバッファメモリに
おいて、 一方が書込み状態の時、他方が読出し状態に設定される
２つのメモリ領域と、 上記２つのメモリ領域の状態の切換え時に最終の書込み
アドレスをラッチするためのレジスタと、読出し状態に
あるメモリ領域の読出しカウンタ値と上記レジスタにラ
ッチされている値とが一致した時に、上記切換えを行う
ためのトグル信号を要求するための割込み信号を発生す
る手段とを備えたことを特徴とするラインバッファメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23094288A JPH0277934A (ja) | 1988-09-14 | 1988-09-14 | ラインバッファメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23094288A JPH0277934A (ja) | 1988-09-14 | 1988-09-14 | ラインバッファメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277934A true JPH0277934A (ja) | 1990-03-19 |
Family
ID=16915722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23094288A Pending JPH0277934A (ja) | 1988-09-14 | 1988-09-14 | ラインバッファメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307523A (ja) * | 1991-08-23 | 1993-11-19 | Eastman Kodak Co | 直接式デジタルカラープルーフィングシステムに於けるプルーフリクエストの取扱いのためのキューベース処理 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193044A (ja) * | 1984-03-14 | 1985-10-01 | Nec Corp | デ−タバツフア装置 |
-
1988
- 1988-09-14 JP JP23094288A patent/JPH0277934A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193044A (ja) * | 1984-03-14 | 1985-10-01 | Nec Corp | デ−タバツフア装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307523A (ja) * | 1991-08-23 | 1993-11-19 | Eastman Kodak Co | 直接式デジタルカラープルーフィングシステムに於けるプルーフリクエストの取扱いのためのキューベース処理 |
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