JPH0672910B2 - テストパタ−ンメモリ回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、LSIなどのデバイスを高速で試験するパタ
ーン発生器のテストパターンメモリ回路についてのもの
である。

［従来の技術］ LSIなどのデバイスは、高集積化により機能が複雑にな
り、多ピン化の傾向にあり、試験側のパターンメモリに
はの大容量のものが必要になってきている。

被測定デバイスの高速化により、パターンメモリには、
低速メモリより容量が少なく、高価な高速メモリを多量
に使用しなければならなかった。

したがって、従来回路では高速メモリを必要最小限にす
るため、外部に設けた大容量低速メモリから、順次高速
メモリに内溶を書き換え、疑似的に高速化した大容量パ
ターンメモリ構成している。

次に、従来技術による構成図を第２図により説明する。

第２図の11は低速メモリ、12はＮビットバス、13は高速
メモリ、14は被測定デバイスである。

低速メモリ11は、高速メモリ13の数倍から数十倍の容量
をもっている。

低速メモリ11はＮビットのバスサイクルで高速メモリ13
にデータを書き込む。

高速メモリ13は、被測定デバイス14にパターンを加えて
被測定デバイス14を試験し、高速メモリ13内のデータを
使い終わったら、再び低メモリ11からのデータを受けて
書き換えられ、これを繰り返す。

［発明が解決しようとする課題］ 被測定デバイス14のピン数をｎ本とすると、ｎ個の高速
メモリ13が必要であり、それぞれについて、Ｎビットの
バスサイクルで高速メモリ13にデータを入力する。

そして、データがなくなったら、低速メモリ11から新た
にデータを書き換えてパターンを発生していく。

高速メモリ13のアドレスの深さをｍとし、低速メモリ11
から高速メモリ13へのアクセス時間をｔとすると、高速
メモリ13のすべての内容を書き換えるのに要する時間Ｔ
は、次式で表される。

書き換え時間Ｔ＝｛（ｍ×ｎ）÷Ｎ｝×ｔ このように低速メモリ11からＮビットのバスサイクルで
高速メモリ13を書き換えながらパターンを発生していく
方式では、被測定デバイス14のピン数が多ければ多いほ
ど、低速メモリ11から高速メモリ13へアクセス時間も多
くなり、テスト時間が増えるという問題がある。

この発明は、低速メモリからの読み出しデータが中断す
ることなく、高速メモリに書き込むことができるテスト
パターンメモリ回路の提供を目的とする。

［課題を解決するための手段］ この目的を達成するため、この発明では、低速メモリ１
からのデータがインタリーブ方式で書き込まれるメモリ
３と、メモリ３からの並列出力データを並列入力とする
シフトレジスタ４と、シフトレジスタ４からの直列出力
データを直列入力とする高速メモリ５とを備え、シフト
レジスタ４から高速メモリ５にデータを転送している間
に、低速メモリ１からのデータをメモリ３に書き込む。

次に、この発明によるテストパターンメモリ回路の構成
図を第１図により説明する。

第１図の１は低速メモリ、２はＮビットバス、３はメモ
リ、４はシフトレジスタ、５は高速メモリ、６は被測定
デバイスである。

第１図の低速メモリ１は、データを記憶できれば他の構
成であってもよい。

低速メモリ１は、Ｎビットのバスサイクルでメモリ３に
データを書き込む。低速メモリ１のデータはインタリー
ブ方式でメモリ３に書き込まれる。

インタリーブ方式とは、メモリをいくつかの部分に分
け、同時に参照できるようにして、連続したアドレスの
読みだし速度を早め、実際的な動作速度をあげる方式の
ことである。

第１図では、例としてインタリーブ数を16としている。

メモリ３に書き込まれたデータは、シフトレジスタ４に
並列に格納する。シフトレジスタ４は、格納されたデー
タを高速メモリ５に転送する。

高速メモリ５にデータを転送するとともに、低速メモリ
は次のサイクルのデータをメモリ３に書き込む。

シフトレジスタ４内の16ビットのデータが高速メモリ５
に転送された後、メモリ３に新たに書き込まれた次の16
ビット分のデータがシフトレジスタ４に再び格納され、
以下同じ処理を繰り返し、高速メモリ５が容量に達する
と停止する。

次に、第１図のタイムチャートを第３図により説明す
る。

第３図アはメモリ３のアドレスで、例としてｍとｎが示
されている。

第３図イ〜キは、メモリ３のデータ０〜15の中に、イン
タリーブ方式で低速メモリ１からのデータを書き込み、
並列にシフトレジスタ４に転送する状態を示している。

第３図イ〜キの空白部は、メモリアクセス時間である。

ｍ＋１、ｍ＋２、……、ｍ＋16は、それぞれのデータで
ある。

第３図クは、シフトレジスタ４の出力であり、順に高速
メモリ５に転送される。

第３図クに示すように、シフトレジスタ４内の最初のデ
ータが高速メモリ５に格納されたときに、第３図アに示
すようにメモリ３のアドレスはｎになっている。

そして、シフトレジスタ４内のデータ０〜15が高速メモ
リ５にすべて転送されるまでに、メモリ３の内容はイン
タリーブ方式で新しいデータ（ｎ＋１）〜（ｎ＋16）に
書き換えられ、シフトレジスタ４に転送されるのを待
つ。

この動作を、被測定デバイス６の各ピンについて行う。

第１図では、インタリーブ数は16としているが、いくつ
でもよい。

また、第１図は、図示を省略した制御器で制御されてい
るが、他のもので制御してもよい。

第１図で使用する低速メモリ、高速メモリ等は、多重に
構成してもよい。

［発明の効果］ この発明によれば、低速メモリと高速メモリの間にメモ
いを設け、低速メモリからのデータをインタリーブ方式
でメモリに書き込み、そのデータを並列にシフトレジス
タに転送してから高速メモリに書き込んでいるので、メ
モリのアクセス時間が大幅に短縮され、低速メモリから
の読み出しデータを中断するこなく高速メモリに書き込
むことができる。

【図面の簡単な説明】

第１図はこの発明によるテストパターンメモリ回路の構
成図、第２図は従来技術による構成図、第３図は第１図
のタイムチャートである。 １……低速メモリ、２……Ｎビットバス、３……メモ
リ、４……シフトレジスタ、５……高速メモリ、６……
被測定デバイス、11……低速メモリ、12……Ｎビットバ
ス、13……高速メモリ、14……被測定デバイス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】低速メモリ（１）からのデータがインタリ
   ーブ方式で書き込まれるメモリ（３）と、 メモリ（３）からの並列出力データを並列入力とするシ
   フトレジスタ（４）と、 シフトレジスタ（４）からの直列出力データを直列入力
   とする高速メモリ（５）とを備え、 シフトレジスタ（４）から高速メモリ（５）にデータを
   転送している間に、低速メモリ（１）からのデータをメ
   モリ（３）に書き込むことを特徴とするテストパターン
   メモリ回路。