JPH0276233A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0276233A JPH0276233A JP63227995A JP22799588A JPH0276233A JP H0276233 A JPH0276233 A JP H0276233A JP 63227995 A JP63227995 A JP 63227995A JP 22799588 A JP22799588 A JP 22799588A JP H0276233 A JPH0276233 A JP H0276233A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路さらにはその多層配線構造に関
し、例えばDRAM (ダイナミック・ランダム・アク
セス・メモリ)における平坦化微細配線構造に適用して
有効な技術に関する。
し、例えばDRAM (ダイナミック・ランダム・アク
セス・メモリ)における平坦化微細配線構造に適用して
有効な技術に関する。
現在一般的な多層配線の構造は下記のようなものである
。
。
すなわち、所要位置にコンタクトホールを形成した絶縁
膜上に堆積させたアルミニウム等の金属層をエツチング
にて所要のパターンにした第1配線層が形成されている
。上記第1配線層上に、所要の位置にスルーホールを設
けた層間絶縁膜が形成され、上記スルーホールを介し第
1配線層と接触するよう上記層間絶縁膜上に堆積された
金属層をエツチングして第2層目配線層が形成されてい
る。さらにこの上に第2層目層間絶縁膜が形成され、以
下同様の工程にて多層配線層を形成するものである。ま
た回路素子の微細化に伴い、配線層の幅が狭くなると所
謂エレクトロマイグレーションによる断線が顕著になる
ため、配線層金属をアルミニウムより融点の高いタング
ステン等の金属に置き換えてエレクトロマイグレーショ
ン耐性を高める技術も用いられる。
膜上に堆積させたアルミニウム等の金属層をエツチング
にて所要のパターンにした第1配線層が形成されている
。上記第1配線層上に、所要の位置にスルーホールを設
けた層間絶縁膜が形成され、上記スルーホールを介し第
1配線層と接触するよう上記層間絶縁膜上に堆積された
金属層をエツチングして第2層目配線層が形成されてい
る。さらにこの上に第2層目層間絶縁膜が形成され、以
下同様の工程にて多層配線層を形成するものである。ま
た回路素子の微細化に伴い、配線層の幅が狭くなると所
謂エレクトロマイグレーションによる断線が顕著になる
ため、配線層金属をアルミニウムより融点の高いタング
ステン等の金属に置き換えてエレクトロマイグレーショ
ン耐性を高める技術も用いられる。
尚、タングステン配線について記載される文献の例とし
てはVLSI MultilavelInterco
nnection、Conf、 No、86CH23
37−4P418 (1986)がある。
てはVLSI MultilavelInterco
nnection、Conf、 No、86CH23
37−4P418 (1986)がある。
しかしながら、従来技術により多層配線層を形成すると
、一定の高さをもって所定幅で形成されている配線層パ
ターンに従ってその上の層間絶縁膜に凹凸を生じ、上記
凹凸はさらにその上に形成される配線層や絶縁膜にも不
所望な凹凸を生じさせる。また、コンタクトホールやス
ルーホール部分では配線層自体が窪んでしまう。
、一定の高さをもって所定幅で形成されている配線層パ
ターンに従ってその上の層間絶縁膜に凹凸を生じ、上記
凹凸はさらにその上に形成される配線層や絶縁膜にも不
所望な凹凸を生じさせる。また、コンタクトホールやス
ルーホール部分では配線層自体が窪んでしまう。
このように配線層それ自体に凹凸を生ずると、その段差
部分では配線層が不所望に薄くなってエレクトロマイグ
レーションによる断線を誘発するだけでなく1回路素子
の微細化に伴って配線ピッチも狭くなることから当該配
線層を絶縁膜にて覆う際のステップカバレージ不良の原
因ともなる。
部分では配線層が不所望に薄くなってエレクトロマイグ
レーションによる断線を誘発するだけでなく1回路素子
の微細化に伴って配線ピッチも狭くなることから当該配
線層を絶縁膜にて覆う際のステップカバレージ不良の原
因ともなる。
また上記配線層の及び絶縁膜の凹凸に起因する半導体ペ
レット表面の凹凸は、当該ペレットを半田ボール等のバ
ンプを介して配線基板に直接実装するCCB (Con
trolled Co11apsed Bondi
ng)構造を困難にする。
レット表面の凹凸は、当該ペレットを半田ボール等のバ
ンプを介して配線基板に直接実装するCCB (Con
trolled Co11apsed Bondi
ng)構造を困難にする。
また上記従来技術にて配線層を形成する時、オーバーエ
ツチング現象のため、配線パターン形成用のマスクとさ
れるフォトレジスト膜の開口幅よりも配線幅寸法が減少
し易く、エレクトロマイグレーション耐性等の点におい
て半導体集積回路の信頼性を低下させる。
ツチング現象のため、配線パターン形成用のマスクとさ
れるフォトレジスト膜の開口幅よりも配線幅寸法が減少
し易く、エレクトロマイグレーション耐性等の点におい
て半導体集積回路の信頼性を低下させる。
配線層の耐エレクトロマイグレーション性を高めるため
に配線金属をタングステンに置き換える方法もあるが、
タングステンは堆積時の表面凹凸が0.1μmもあり加
工性が悪い上、絶縁膜との密着力も弱く配線層の剥離が
生じやすい等の問題点がある。
に配線金属をタングステンに置き換える方法もあるが、
タングステンは堆積時の表面凹凸が0.1μmもあり加
工性が悪い上、絶縁膜との密着力も弱く配線層の剥離が
生じやすい等の問題点がある。
本発明の目的は1、ステップカバレージ不良やエレクト
ロマイグレーションによる断線のない、信頼性の高い半
導体集積回路を提供することにある。
ロマイグレーションによる断線のない、信頼性の高い半
導体集積回路を提供することにある。
別の目的は、段差のない配線層を持つためペレット表面
が平坦となり、CCB構造が容易な半導体集積回路を提
供することにある。
が平坦となり、CCB構造が容易な半導体集積回路を提
供することにある。
また別の目的は、配線幅寸法の不所望な減少を防ぎ、信
頼性の高い半導体集積回路を提供することにある。
頼性の高い半導体集積回路を提供することにある。
さらに別の目的は、配線剥離のない信頼性の高い半導体
集積回路を提供することにある。
集積回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
〔課題を解決するための手段〕 。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、平坦な層間絶縁膜に形成した配線層形成溝に
タングステンなどの配線材料を堆積し、上記絶縁膜とほ
ぼ面一な配線層を形成するものである。また、タングス
テンなどの配線材料を所要部に選択的に堆積させる下地
層を、上記配線形成溝に予め設けるものである。さらに
上記層間絶縁膜は、配線形成溝を形成するための絶縁層
の下に当該絶縁層よりも相対的にエツチング速度の速い
絶縁層を重ねて形成するものである。
タングステンなどの配線材料を堆積し、上記絶縁膜とほ
ぼ面一な配線層を形成するものである。また、タングス
テンなどの配線材料を所要部に選択的に堆積させる下地
層を、上記配線形成溝に予め設けるものである。さらに
上記層間絶縁膜は、配線形成溝を形成するための絶縁層
の下に当該絶縁層よりも相対的にエツチング速度の速い
絶縁層を重ねて形成するものである。
上記した手段によれば、平坦な配線層形成溝に埋め込ま
れたタングステンなどの配線材料は、その表面を絶縁層
とほぼ面一にするとともに配線層の段差や幅寸法減少を
無くすように働き、これによりステップカバレージ不良
やエレクトロマイグレーションによる断線に対し高い信
頼性を持ち、CCB構造に容易に適用可能な半導体集積
回路を達成するものである。
れたタングステンなどの配線材料は、その表面を絶縁層
とほぼ面一にするとともに配線層の段差や幅寸法減少を
無くすように働き、これによりステップカバレージ不良
やエレクトロマイグレーションによる断線に対し高い信
頼性を持ち、CCB構造に容易に適用可能な半導体集積
回路を達成するものである。
また、配線形成溝にタングステンなどの配線材料を選択
的に堆積させうる下地層を予め設けておくことにより、
当該配線形成溝と配線層との密着性が良くなるように働
き、信頼性の高い半導体集積回路を達成するものである
。
的に堆積させうる下地層を予め設けておくことにより、
当該配線形成溝と配線層との密着性が良くなるように働
き、信頼性の高い半導体集積回路を達成するものである
。
さらに上記配線形成溝を形成する絶縁層の下に設けられ
た当該絶縁層よりもエツチング速度の速い絶縁膜は、エ
ツチングにて上記配線形成溝を形成する際に当該溝の深
さを一定にするようなストッパとして働き、配線層形成
溝の深さに対する制御を容易化する。
た当該絶縁層よりもエツチング速度の速い絶縁膜は、エ
ツチングにて上記配線形成溝を形成する際に当該溝の深
さを一定にするようなストッパとして働き、配線層形成
溝の深さに対する制御を容易化する。
〔実施例1〕
第1図には、本発明の一実施例であるDRAMの要部が
縦断面図によって示される。
縦断面図によって示される。
第1図に示されるDRAMは特に制限されないがP型半
導体基板3の上に形成され、同図にはメモリセル領域1
と周辺CMIS(相互型メタル・インシュレート・セミ
コンダクタ)回路領域2が代表的に示される。
導体基板3の上に形成され、同図にはメモリセル領域1
と周辺CMIS(相互型メタル・インシュレート・セミ
コンダクタ)回路領域2が代表的に示される。
上記メモリセル領域1に形成されるそれぞれのメモリセ
ルは、特に制限されないが、1トランジスタ型メモリセ
ルとされ、Nチャンネル型選択MISFETQiと蓄積
容量Ciとによって構成される。
ルは、特に制限されないが、1トランジスタ型メモリセ
ルとされ、Nチャンネル型選択MISFETQiと蓄積
容量Ciとによって構成される。
上記Nチャンネル型選択MISFETQiはP型半導体
基板3に形成されたP−ウェル領域4内にさらに積層さ
れたP型半導体領域6内に形成されている。上記Nチャ
ンネル型選択MISFETQiのドレイン領域またはソ
ース領域8または9は所定の間隔を持ってP型半導体領
域6内に形成され、その間には酸化シリコン°より成る
ゲート絶縁膜11′を介して多結晶シリコンより成るゲ
ート電極10が形成されている。尚、ゲート電極の周り
は酸化シリコンにて成る絶縁膜11で覆われている。上
記ゲート電極10は当該メモリセルのワード線として働
く、上記蓄積容量Ciは、上記Nチャンネル型選択MI
SFETQiのドレイン領域またはソース領域8または
9に接触する多結晶シリコンより成る第1電極層13と
その上に堆積されたナイトライドにて成る誘電体膜14
、さらにその上に形成された多結晶シリコンより成る第
2電極層15にて構成される。
基板3に形成されたP−ウェル領域4内にさらに積層さ
れたP型半導体領域6内に形成されている。上記Nチャ
ンネル型選択MISFETQiのドレイン領域またはソ
ース領域8または9は所定の間隔を持ってP型半導体領
域6内に形成され、その間には酸化シリコン°より成る
ゲート絶縁膜11′を介して多結晶シリコンより成るゲ
ート電極10が形成されている。尚、ゲート電極の周り
は酸化シリコンにて成る絶縁膜11で覆われている。上
記ゲート電極10は当該メモリセルのワード線として働
く、上記蓄積容量Ciは、上記Nチャンネル型選択MI
SFETQiのドレイン領域またはソース領域8または
9に接触する多結晶シリコンより成る第1電極層13と
その上に堆積されたナイトライドにて成る誘電体膜14
、さらにその上に形成された多結晶シリコンより成る第
2電極層15にて構成される。
尚、7はシリコンの熱酸化膜より成る素子間分離絶縁膜
である。
である。
周辺CMIS回路領域2には、P−ウェル領域4の上に
形成されるNチャンネル型MISFETQnと、P型半
導体基板3の上に形成されたN−ウェル領域5上に形成
されるPチャンネル型MISFETQpによって構成さ
れる。上記Nチャンネル型MISFETQnは、ソース
領域26.ドレイン領域27と多結晶シリコンより成る
ゲート電極28より成り、上記Pチャンネル型MISF
ETQpはソース領域29・ドレイン領域30とゲート
電極31より形成される。
形成されるNチャンネル型MISFETQnと、P型半
導体基板3の上に形成されたN−ウェル領域5上に形成
されるPチャンネル型MISFETQpによって構成さ
れる。上記Nチャンネル型MISFETQnは、ソース
領域26.ドレイン領域27と多結晶シリコンより成る
ゲート電極28より成り、上記Pチャンネル型MISF
ETQpはソース領域29・ドレイン領域30とゲート
電極31より形成される。
本実施例のDRAMは、特に制限はないが、タングステ
ンにて成る2層配線が形成されている。
ンにて成る2層配線が形成されている。
上記メモリセルと周辺CMIS回路上には、各種トラン
ジスタ間の所要の電気的接続をとるため、タングステン
配線層を含む平坦な第1層目の配線層及び眉間絶縁膜1
2が形成されており、その上にもタングステン配線層を
含む平坦な第2層目の配線層及び眉間絶縁膜34が形成
されている。
ジスタ間の所要の電気的接続をとるため、タングステン
配線層を含む平坦な第1層目の配線層及び眉間絶縁膜1
2が形成されており、その上にもタングステン配線層を
含む平坦な第2層目の配線層及び眉間絶縁膜34が形成
されている。
上記第1層目層間絶縁膜12には、上記メモリセル領域
1と周辺CMIS回路領域2を覆う酸化シリコンより成
る絶縁膜16と、その上を表面が平坦になるよう覆い、
第1絶縁膜として働くボロンを含むリンガラス(B P
S G)にて成る絶縁膜17、さらにその上に形成さ
れ第2絶縁膜として働く平坦なナイトライドにて成る絶
縁膜22、及びその上に堆積され第3絶縁膜として働く
酸化シリコンにて成る平坦な絶縁膜23が含まれる。
1と周辺CMIS回路領域2を覆う酸化シリコンより成
る絶縁膜16と、その上を表面が平坦になるよう覆い、
第1絶縁膜として働くボロンを含むリンガラス(B P
S G)にて成る絶縁膜17、さらにその上に形成さ
れ第2絶縁膜として働く平坦なナイトライドにて成る絶
縁膜22、及びその上に堆積され第3絶縁膜として働く
酸化シリコンにて成る平坦な絶縁膜23が含まれる。
上記メモリセル領域において、絶縁膜16とBPSG絶
縁膜17との所要位置には複数個のコンタクトホール1
8が形成されて、その内部にはBPSG絶縁膜17と面
一になったタングステン電極19が形成されている。ま
た周辺CMIS回路領域2において酸化シリコン絶縁膜
16とBPSGl@縁膜17との所要位置には複数個の
コンタクトホール20が形成され、その内部には、複数
個のタングステン電極2.1が形成されている。
縁膜17との所要位置には複数個のコンタクトホール1
8が形成されて、その内部にはBPSG絶縁膜17と面
一になったタングステン電極19が形成されている。ま
た周辺CMIS回路領域2において酸化シリコン絶縁膜
16とBPSGl@縁膜17との所要位置には複数個の
コンタクトホール20が形成され、その内部には、複数
個のタングステン電極2.1が形成されている。
上記平坦なナイトライド絶縁膜22と酸化シリコン絶縁
膜23には、上記夫々のタングステン配線層を回路的に
接続するため、その所要部分をあらかじめ除去して配線
層形成溝32を形成し、そこに第1層目タングステン配
線層25A、25B。
膜23には、上記夫々のタングステン配線層を回路的に
接続するため、その所要部分をあらかじめ除去して配線
層形成溝32を形成し、そこに第1層目タングステン配
線層25A、25B。
36A〜36Cが埋め込まれ、酸化シリコン絶縁膜23
の表面とほぼ面一となっている。また上記第1層目タン
グステン配線層25A、25B、36A〜36Cの側面
にはタングステンシリサイド(WSi2)層24が設け
られているが、タングステンシリサイドはタングステン
と原子結合するため当該配線層と絶縁膜22.23との
密着性を良好に維持するように働く。このタングステン
シリサイド層の形成プロセスは後で詳述するが、当該タ
ングステンシリサイド層はスパッタリングまたはCVD
法により成膜したタングステンシリサイド膜を反応性イ
オンエツチング等によって選択的に欠落させ、段差部す
なわちナイトライド絶縁膜22及び酸化シリコン絶縁膜
23の側面部にのみ残して成るものである。
の表面とほぼ面一となっている。また上記第1層目タン
グステン配線層25A、25B、36A〜36Cの側面
にはタングステンシリサイド(WSi2)層24が設け
られているが、タングステンシリサイドはタングステン
と原子結合するため当該配線層と絶縁膜22.23との
密着性を良好に維持するように働く。このタングステン
シリサイド層の形成プロセスは後で詳述するが、当該タ
ングステンシリサイド層はスパッタリングまたはCVD
法により成膜したタングステンシリサイド膜を反応性イ
オンエツチング等によって選択的に欠落させ、段差部す
なわちナイトライド絶縁膜22及び酸化シリコン絶縁膜
23の側面部にのみ残して成るものである。
上記第2層目の配線層及び層間絶縁膜34には、上記第
1層目タングステン配線層25A、25B。
1層目タングステン配線層25A、25B。
36A〜36Gと上記平坦な酸化シリコン絶縁膜23を
覆う酸化シリコンより成る絶縁膜38と、その上に平坦
に形成され第2絶縁膜として働くナイトライドより成る
絶縁11139.さらにその上に平坦に堆積され第3絶
縁膜として働く酸化シリコンにて成る絶縁膜4oが含ま
れる。上記平坦なナイトライド絶縁膜39と酸化シリコ
ン絶縁膜40には、回路構成の必要に応じ、その所要部
分をあらかじめ除去して配線層形成溝45を形成し、そ
こに第2層目タングステン配線層42A〜42Cが埋め
込まれ、酸化シリコン絶縁膜4oの表面とほぼ面一とな
っている。また上記第2層目タングステン配線層42の
側面には絶縁膜39.40との密着性を良好に維持する
ためにタングステンシリサイド層41が設けられている
。尚、上記第1層目タングステン配線層36Aと上記第
2層目タングステン配線層42Aとの接続は、酸化シリ
コン絶縁膜38に開けられたスルーホール35内に選択
的に堆積された、酸化シリコン絶縁膜38と面一になっ
たタングステン電極37を介しておこなう。
覆う酸化シリコンより成る絶縁膜38と、その上に平坦
に形成され第2絶縁膜として働くナイトライドより成る
絶縁11139.さらにその上に平坦に堆積され第3絶
縁膜として働く酸化シリコンにて成る絶縁膜4oが含ま
れる。上記平坦なナイトライド絶縁膜39と酸化シリコ
ン絶縁膜40には、回路構成の必要に応じ、その所要部
分をあらかじめ除去して配線層形成溝45を形成し、そ
こに第2層目タングステン配線層42A〜42Cが埋め
込まれ、酸化シリコン絶縁膜4oの表面とほぼ面一とな
っている。また上記第2層目タングステン配線層42の
側面には絶縁膜39.40との密着性を良好に維持する
ためにタングステンシリサイド層41が設けられている
。尚、上記第1層目タングステン配線層36Aと上記第
2層目タングステン配線層42Aとの接続は、酸化シリ
コン絶縁膜38に開けられたスルーホール35内に選択
的に堆積された、酸化シリコン絶縁膜38と面一になっ
たタングステン電極37を介しておこなう。
上記平坦な酸化シリコン絶縁膜40及びタングステン配
線層42A〜42Cは、リンガラスにて成るパッシベー
ション膜43にて平坦に覆われる。
線層42A〜42Cは、リンガラスにて成るパッシベー
ション膜43にて平坦に覆われる。
次に第1図に示される構造におけるタングステン配線層
の製造工程を第2図(a)〜(h)に基づいて説明する
。
の製造工程を第2図(a)〜(h)に基づいて説明する
。
まず第2図(a)に示されるように所要の工程を経て半
導体基板に形成された素子の上にBPSG絶縁膜17が
形成される。上記BPSG絶縁膜17は化学的気相成長
法(CVD)にて堆積された後、約1,000℃にてア
ニールすることにより表面を平坦化されるとともに、基
板上のドレイン領域またはソース領域8,9,26,2
7,29.30上の所要部分にコンタクトホール18゜
20を開けられ、選択CVD法により上記コンタクトホ
ール内にほぼ面一にタングステン電極19゜21を埋込
まれている。ここで選択CVD法とは、モノシラン(S
iH4)と六フッ化タングステン(WFs)の比がS
iH4/ W F s < 1 、6となる雰囲気中に
おいて温度250〜350℃・圧力10〜500w+T
orrの条件下で半導体基板、金属または金属シリサイ
ド上に選択的にタングステンを堆積させることのできる
技術である。
導体基板に形成された素子の上にBPSG絶縁膜17が
形成される。上記BPSG絶縁膜17は化学的気相成長
法(CVD)にて堆積された後、約1,000℃にてア
ニールすることにより表面を平坦化されるとともに、基
板上のドレイン領域またはソース領域8,9,26,2
7,29.30上の所要部分にコンタクトホール18゜
20を開けられ、選択CVD法により上記コンタクトホ
ール内にほぼ面一にタングステン電極19゜21を埋込
まれている。ここで選択CVD法とは、モノシラン(S
iH4)と六フッ化タングステン(WFs)の比がS
iH4/ W F s < 1 、6となる雰囲気中に
おいて温度250〜350℃・圧力10〜500w+T
orrの条件下で半導体基板、金属または金属シリサイ
ド上に選択的にタングステンを堆積させることのできる
技術である。
次に、CVD法により上記BPSG絶縁膜17上に第2
図(b)に示されるようにナイトライド(S i N)
より成る絶縁膜22が平坦に堆積され、その上に酸化シ
リコン(S i O2)より成る絶縁膜23が平坦に堆
積される。ナイトライド絶縁膜22の堆積はモノシラン
(S i H4)とアンモニア(NH,OH)を1:4
の割合で炉内に供給し、温度300〜350℃、圧力1
.5Torrの条件下でおこなう、また酸化シリコン絶
縁膜23の堆積はモノシラン(SiH4)と酸化窒素(
Neo)を1:4の割合で炉内に供給し、温度300〜
400℃、圧力1.5Torrの条件下でおこなう。
図(b)に示されるようにナイトライド(S i N)
より成る絶縁膜22が平坦に堆積され、その上に酸化シ
リコン(S i O2)より成る絶縁膜23が平坦に堆
積される。ナイトライド絶縁膜22の堆積はモノシラン
(S i H4)とアンモニア(NH,OH)を1:4
の割合で炉内に供給し、温度300〜350℃、圧力1
.5Torrの条件下でおこなう、また酸化シリコン絶
縁膜23の堆積はモノシラン(SiH4)と酸化窒素(
Neo)を1:4の割合で炉内に供給し、温度300〜
400℃、圧力1.5Torrの条件下でおこなう。
上記ナイトライド絶縁膜22及び酸化シリコン絶縁膜2
3の所要部分をCF、とo2を用いたプラズマエツチン
グで除去することにより、第2図(Q)に示す配線層形
成溝32を形成する。この時、同一エツチング条件にお
いてナイトライド絶縁膜22は酸化シリコン膜23及び
BPSG絶縁膜17に較ベエッチングされる速度が速い
ため、上記酸化シリコン膜23が完全に除去された時点
で、相対的に反応速度が遅くなるよう雰囲気温度や圧力
等の条件を変えると、上記ナイトライド絶縁膜22をこ
れまでと変わらぬ速度でエツチングすることができる。
3の所要部分をCF、とo2を用いたプラズマエツチン
グで除去することにより、第2図(Q)に示す配線層形
成溝32を形成する。この時、同一エツチング条件にお
いてナイトライド絶縁膜22は酸化シリコン膜23及び
BPSG絶縁膜17に較ベエッチングされる速度が速い
ため、上記酸化シリコン膜23が完全に除去された時点
で、相対的に反応速度が遅くなるよう雰囲気温度や圧力
等の条件を変えると、上記ナイトライド絶縁膜22をこ
れまでと変わらぬ速度でエツチングすることができる。
しかも、上記タングステン電極19,21上のナイトラ
イド絶縁膜22がエツチングにて完全に除去されると下
層のBPSG絶縁膜17のエツチング反応速度が相対的
に遅くなるため、当該BPSG絶縁膜17に対する過度
のエツチングが防止される。
イド絶縁膜22がエツチングにて完全に除去されると下
層のBPSG絶縁膜17のエツチング反応速度が相対的
に遅くなるため、当該BPSG絶縁膜17に対する過度
のエツチングが防止される。
次に上記BPSG絶縁膜17及び酸化シリコン絶縁膜2
3上に、タングステンシリサイド(WSlm)層33が
第2図(d)に示されるように堆積される。この時はモ
ノシラン(S i H,)と六フッ化タングステン(W
Fs)の比がS i H4/ WF、>20となる雰囲
気中において温度400〜450℃の条件下で堆積させ
る。タングステンシリサイドはタングステンと原子結合
できる上、酸化シリコンとの密着性も良好なため、次工
程で選択CVD法によりタングステン配線層を堆積させ
る下地となるとともに、タングステン配線層と酸化シリ
コンとを接着する働きをする。
3上に、タングステンシリサイド(WSlm)層33が
第2図(d)に示されるように堆積される。この時はモ
ノシラン(S i H,)と六フッ化タングステン(W
Fs)の比がS i H4/ WF、>20となる雰囲
気中において温度400〜450℃の条件下で堆積させ
る。タングステンシリサイドはタングステンと原子結合
できる上、酸化シリコンとの密着性も良好なため、次工
程で選択CVD法によりタングステン配線層を堆積させ
る下地となるとともに、タングステン配線層と酸化シリ
コンとを接着する働きをする。
次に、SF、とCHF、を用いたプラズマエツチングに
より上記タングステンシリサイド層33を全面エッチバ
ックして除去するが、上記配線層形成溝32の側面には
第2図(a)に示すようにタングステンシリサイドのエ
ツチング残り24が形成される。この時タングステンシ
リサイドは上記配線層形成溝32の底面に残っていても
差し支えない。
より上記タングステンシリサイド層33を全面エッチバ
ックして除去するが、上記配線層形成溝32の側面には
第2図(a)に示すようにタングステンシリサイドのエ
ツチング残り24が形成される。この時タングステンシ
リサイドは上記配線層形成溝32の底面に残っていても
差し支えない。
次に第2図(f)に示されるように、選択CVD法を用
いて上記タングステンシリサイド層24表面上に酸化シ
リコン絶縁膜23と面一になるようタングステンを堆積
させ、上記配線層形成溝32内に第1層目タングステン
配線層25A、25B、36A〜36Cを形成する。タ
ングステンは酸化シリコンとは原子結合しないため密着
性が悪いが、下地となるタングステンシリサイド層が接
着剤の働きをするため、上記タングステン配線層25A
、25B、36A〜36Gの酸化シリコン絶縁膜23か
らの剥離を防止する。
いて上記タングステンシリサイド層24表面上に酸化シ
リコン絶縁膜23と面一になるようタングステンを堆積
させ、上記配線層形成溝32内に第1層目タングステン
配線層25A、25B、36A〜36Cを形成する。タ
ングステンは酸化シリコンとは原子結合しないため密着
性が悪いが、下地となるタングステンシリサイド層が接
着剤の働きをするため、上記タングステン配線層25A
、25B、36A〜36Gの酸化シリコン絶縁膜23か
らの剥離を防止する。
続いて上記酸化シリコン絶縁膜23及び第1層目タング
ステン配線層25A、25B、36A〜36C上に酸化
シリコンにて成る絶縁膜38が平坦に堆積され、配線層
36A〜36C上には第2図(g)にて示されるスルー
ホール35が形成され上記スルーホール35内には選択
CVD法を用いてタングステン電極37が形成される。
ステン配線層25A、25B、36A〜36C上に酸化
シリコンにて成る絶縁膜38が平坦に堆積され、配線層
36A〜36C上には第2図(g)にて示されるスルー
ホール35が形成され上記スルーホール35内には選択
CVD法を用いてタングステン電極37が形成される。
酸化シリコン絶縁膜38の上には第2図(b)にて示し
たと同様の工程にてナイトライド絶縁膜39及び酸化シ
リコン絶縁膜40が平坦に堆積される。
たと同様の工程にてナイトライド絶縁膜39及び酸化シ
リコン絶縁膜40が平坦に堆積される。
次に第2図(c)(d)にて示したと同様の工程にてタ
ングステンシリサイドのエツチング残り41及び第2層
目タングステン配線層42A〜42Cが形成され、さら
にその上は第2図(h)にて示されるリンガラスにて成
るパッシベーション膜43にて覆われる。
ングステンシリサイドのエツチング残り41及び第2層
目タングステン配線層42A〜42Cが形成され、さら
にその上は第2図(h)にて示されるリンガラスにて成
るパッシベーション膜43にて覆われる。
上記実施例によれば以下の作用効果を得るものである。
(1)平坦なりPSG絶縁層17上に堆積した酸化シリ
コン絶縁膜23に形成した溝に絶縁膜23と面一な配線
層25A、25B、36A 〜36Cを形成し、第1層
目の配線層及び眉間絶縁膜12は平坦になる。また平坦
な酸化シリコン絶縁膜38の上に堆積した酸化シリコン
絶縁膜4oに形成した溝に絶縁膜40と面一な配線層4
2A〜42Cを形成し、第2層目の配線層及び層間絶縁
膜34は平坦になる。このように平坦な絶縁層に予め形
成した溝内に配線層を形成するため、ペレット表面を平
坦化することができ、CCB構造にも容易に適用可能に
なる。
コン絶縁膜23に形成した溝に絶縁膜23と面一な配線
層25A、25B、36A 〜36Cを形成し、第1層
目の配線層及び眉間絶縁膜12は平坦になる。また平坦
な酸化シリコン絶縁膜38の上に堆積した酸化シリコン
絶縁膜4oに形成した溝に絶縁膜40と面一な配線層4
2A〜42Cを形成し、第2層目の配線層及び層間絶縁
膜34は平坦になる。このように平坦な絶縁層に予め形
成した溝内に配線層を形成するため、ペレット表面を平
坦化することができ、CCB構造にも容易に適用可能に
なる。
(2)絶縁膜の所要部分に形成した配線層形成溝にタン
グステンを埋め込んで段差のない配線層を形成するため
、従来配線の段差部で顕著になるエレクトロマイグレー
ションによる断線や、配線層の凹凸に起因するステップ
カバレージ不良を防止することができる。
グステンを埋め込んで段差のない配線層を形成するため
、従来配線の段差部で顕著になるエレクトロマイグレー
ションによる断線や、配線層の凹凸に起因するステップ
カバレージ不良を防止することができる。
(3)予め形成した溝に、選択CVD法により配線層を
形成することができるため、従来の配線パターン形成用
マスクの開口寸法に対しオーバーエツチングで配線幅寸
法が不所望に減少することを防止できる。
形成することができるため、従来の配線パターン形成用
マスクの開口寸法に対しオーバーエツチングで配線幅寸
法が不所望に減少することを防止できる。
(4)層間絶縁膜22,23,39.40とタングステ
ン配線層25,36.42の間にはタングステンシリサ
イド層24.41’が設けであるため上記層間絶縁膜と
上記タングステン配線層の密着性が良好になり、剥離の
虞れがなくなる。
ン配線層25,36.42の間にはタングステンシリサ
イド層24.41’が設けであるため上記層間絶縁膜と
上記タングステン配線層の密着性が良好になり、剥離の
虞れがなくなる。
(5)酸化シリコンより成る絶縁膜23.40の下層に
はナイトライドより成る絶縁膜22.39が存在するた
め、エツチングにて配線層形成溝を形成する工程におい
て下層の絶縁膜まで食刻されるのを防止できる。
はナイトライドより成る絶縁膜22.39が存在するた
め、エツチングにて配線層形成溝を形成する工程におい
て下層の絶縁膜まで食刻されるのを防止できる。
〔実施例2〕
第3図には、本発明の他の実施例であるDRAMの要部
が縦断面図によって示されるが、この実施例と第1図及
び第2図に示した実施例との相違点は、タングステン配
線層と絶縁膜の間の下地層の位置及び形成方法である。
が縦断面図によって示されるが、この実施例と第1図及
び第2図に示した実施例との相違点は、タングステン配
線層と絶縁膜の間の下地層の位置及び形成方法である。
尚、上記実施例と同一の部材については同一の符号を用
いて詳細な説明を省略する。
いて詳細な説明を省略する。
本実施例の第1層目の配線層及び層間絶縁膜64も4層
より成り、上記実施例同様にメモリセル領域1と周辺C
MIS回路領域2を覆う酸化シリコンより成る絶縁膜1
6と、その上を表面が平坦になるよう覆っているBPS
Gにて成る絶縁膜17、さらにその上に平坦に形成され
、配線層形成部分以外は熱酸化シリコン絶縁膜53に変
えられた多結晶シリコン膜51、及びそれらの上に堆積
された酸化シリコンにて成る平坦な絶縁膜54にて構成
される。
より成り、上記実施例同様にメモリセル領域1と周辺C
MIS回路領域2を覆う酸化シリコンより成る絶縁膜1
6と、その上を表面が平坦になるよう覆っているBPS
Gにて成る絶縁膜17、さらにその上に平坦に形成され
、配線層形成部分以外は熱酸化シリコン絶縁膜53に変
えられた多結晶シリコン膜51、及びそれらの上に堆積
された酸化シリコンにて成る平坦な絶縁膜54にて構成
される。
上記酸化シリコン絶縁膜54の所要部分をあらかじめ除
去して形成した配線層形成溝55に第1層目タングステ
ン配線層56A、56B、57A〜57Gが埋め込まれ
、はぼ面一となっている。
去して形成した配線層形成溝55に第1層目タングステ
ン配線層56A、56B、57A〜57Gが埋め込まれ
、はぼ面一となっている。
また上記タングステン配線層の下層部分には多結晶しリ
コン膜51が残されており、多結晶シリコンはタングス
テン配線層と原子結合できるため両者の密着性は良好に
維持される。この多結晶シリコン膜51及び酸化シリコ
ン膜53の形成工程は後で詳述するが、BPSG絶縁膜
17上に多結晶シリコン膜51を全面堆積した後、配線
層が形成される部分以外を熱酸化させて酸化シリコン膜
53とするものである。
コン膜51が残されており、多結晶シリコンはタングス
テン配線層と原子結合できるため両者の密着性は良好に
維持される。この多結晶シリコン膜51及び酸化シリコ
ン膜53の形成工程は後で詳述するが、BPSG絶縁膜
17上に多結晶シリコン膜51を全面堆積した後、配線
層が形成される部分以外を熱酸化させて酸化シリコン膜
53とするものである。
第2層目の配線層及び眉間絶縁膜65は3層より成り、
上記第1層目タングステン配線層56A。
上記第1層目タングステン配線層56A。
56B、57A〜57Gと上記平坦な酸化シリコン絶縁
膜54を覆う酸化シリコンより成る絶縁膜58と、その
上に平坦に形成され、配線層が形成される部分以外は酸
化シリコン膜60に変えられた多結晶シリコン膜61、
及びそれらの上に堆積された酸化シリコンにて成る平坦
な絶縁膜63にて構成される。上記多結晶シリコン膜6
1は上記タングステン配線層と原子結合を作るため、両
者の接着力を良好に保つように働く。
膜54を覆う酸化シリコンより成る絶縁膜58と、その
上に平坦に形成され、配線層が形成される部分以外は酸
化シリコン膜60に変えられた多結晶シリコン膜61、
及びそれらの上に堆積された酸化シリコンにて成る平坦
な絶縁膜63にて構成される。上記多結晶シリコン膜6
1は上記タングステン配線層と原子結合を作るため、両
者の接着力を良好に保つように働く。
次に第3図に示される構造におけるタングステン配線層
の製造工程を第4図(a)〜(e)に基づいて説明する
。尚、下記の説明以外の工程はすべて実施例1と同様で
ある。
の製造工程を第4図(a)〜(e)に基づいて説明する
。尚、下記の説明以外の工程はすべて実施例1と同様で
ある。
まず第4図(a)に示されるようにDRAM基板上の素
子を覆うBPSG層17及びコンタクト用のタングステ
ン電極19.21上に多結晶シリコン膜51とさらにそ
の上にナイトライド膜52を全面堆積し、配線が形成さ
れる部分以外の上記ナイトライド膜52を除去し、多結
晶シリコン膜51を露出させる。
子を覆うBPSG層17及びコンタクト用のタングステ
ン電極19.21上に多結晶シリコン膜51とさらにそ
の上にナイトライド膜52を全面堆積し、配線が形成さ
れる部分以外の上記ナイトライド膜52を除去し、多結
晶シリコン膜51を露出させる。
次に第4図(b)に示されるように熱酸化により、露出
させた多結晶シリコン膜51を酸化シリコン絶縁膜53
に変化させた後、ナイトライド膜52を除去し、その上
に第4図(c)に示すように酸化シリコンより成る絶縁
膜54を堆積させる。
させた多結晶シリコン膜51を酸化シリコン絶縁膜53
に変化させた後、ナイトライド膜52を除去し、その上
に第4図(c)に示すように酸化シリコンより成る絶縁
膜54を堆積させる。
次に第4図(d)に示されるように酸化シリコン絶縁膜
54の所要部分を除去して配線層形成溝55を形成し、
第4図(e)の如く選択CVD法により上記配線層形成
溝55にタングステンを堆積させ、第1層目タングステ
ン配線層56A、56B、57A〜57Cを形成する。
54の所要部分を除去して配線層形成溝55を形成し、
第4図(e)の如く選択CVD法により上記配線層形成
溝55にタングステンを堆積させ、第1層目タングステ
ン配線層56A、56B、57A〜57Cを形成する。
さらに実施例1と同様の方法で絶縁膜58を形成後、実
施例2の第1層目の配線層と同様な方法で第2層目の配
線層を形成する。
施例2の第1層目の配線層と同様な方法で第2層目の配
線層を形成する。
上記実施例2によれば実施例1と同様に以下の作用効果
を得るものである。
を得るものである。
すなわち、平坦な眉間絶縁膜の所要部分をあらかじめ除
去して形成した配線層形成溝にタングステンを堆積させ
て段差のない配線層を形成するため、エレクトロマイグ
レーションによる断線やステップカバレージ不良、さら
には配線幅寸法減少の恐れがなくなるとともに、完成し
た半導体ペレット表面も平坦となりCCB構造が容易に
適用可能なる。
去して形成した配線層形成溝にタングステンを堆積させ
て段差のない配線層を形成するため、エレクトロマイグ
レーションによる断線やステップカバレージ不良、さら
には配線幅寸法減少の恐れがなくなるとともに、完成し
た半導体ペレット表面も平坦となりCCB構造が容易に
適用可能なる。
また、タングステン配線層56A、56B、57A〜5
7C,62A〜62Gの下層には多結晶シリコン膜51
.61が設けであるため、BPSG膜17.酸化シリコ
ン絶縁膜58との密着性が良好になり剥離の恐れもなく
なるが、実施例1に較べて工程数が多く、1つの配線層
を形成するのにフォトエツチングが2回必要なため光学
的精度を要求されることは考慮しなくてはならない。
7C,62A〜62Gの下層には多結晶シリコン膜51
.61が設けであるため、BPSG膜17.酸化シリコ
ン絶縁膜58との密着性が良好になり剥離の恐れもなく
なるが、実施例1に較べて工程数が多く、1つの配線層
を形成するのにフォトエツチングが2回必要なため光学
的精度を要求されることは考慮しなくてはならない。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが1本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
具体的に説明したが1本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
例えば実施例1では配線層25A、25B、36八〜3
6G、42A〜42G及び電極19,21.37の材質
はタングステンとしたが必ずしもこれに限定されるもの
ではなく1選択CVD法を用いる場合に金属及びそのシ
リサイド上に堆積されうる材質を採用することもできる
。
6G、42A〜42G及び電極19,21.37の材質
はタングステンとしたが必ずしもこれに限定されるもの
ではなく1選択CVD法を用いる場合に金属及びそのシ
リサイド上に堆積されうる材質を採用することもできる
。
上記配線層25A、25B、36A〜36C942A〜
42Cを選択的に堆積させる下地層24゜41の材質は
、実施例1に示したタングステンシリサイドや実施例2
に示した多結晶シリコンに限定されるものではなく、ア
モルファスシリコンなど配線金属を堆積させることがで
き、絶縁膜22゜23.39,40,51,61との密
着性の良好な材質を採用することもできる。さらに実施
例1に示したタングステンシリサイドと実施例2に示し
た多結晶シリコンとの併用も可能である。
42Cを選択的に堆積させる下地層24゜41の材質は
、実施例1に示したタングステンシリサイドや実施例2
に示した多結晶シリコンに限定されるものではなく、ア
モルファスシリコンなど配線金属を堆積させることがで
き、絶縁膜22゜23.39,40,51,61との密
着性の良好な材質を採用することもできる。さらに実施
例1に示したタングステンシリサイドと実施例2に示し
た多結晶シリコンとの併用も可能である。
また、メモリセルのMISFETと周辺課に炉を構成す
るPチャンネル型MISFETおよびNチャンネル型M
ISFETのゲート電極は、多結晶シリコンに換えてモ
リブデン、タングステン、チタニウム、タンタル等の高
融点金属またはそのシリサイド層またはシリサイド層と
多結晶シリコンとの積層膜であるポリサイド膜を採用す
ることもできる。
るPチャンネル型MISFETおよびNチャンネル型M
ISFETのゲート電極は、多結晶シリコンに換えてモ
リブデン、タングステン、チタニウム、タンタル等の高
融点金属またはそのシリサイド層またはシリサイド層と
多結晶シリコンとの積層膜であるポリサイド膜を採用す
ることもできる。
さらに実施例では半導体基板上に形成するトランジスタ
をMISFETとしたが、これに換えてMOS (Me
tal 0xide Sem1c。
をMISFETとしたが、これに換えてMOS (Me
tal 0xide Sem1c。
nductor)FETを採用することもできる。
絶縁膜17の材質は実施例ではBPSGとしたが、必ず
しもこれに限定されるものではなく、ボロンを含まない
PSGを採用してもよいがアニール温度を1,200℃
以上にする必要がある。
しもこれに限定されるものではなく、ボロンを含まない
PSGを採用してもよいがアニール温度を1,200℃
以上にする必要がある。
実施例1に示した配線層形成溝を形成する部分の眉間絶
縁膜の材質は、酸化シリコン絶縁膜23゜40とナイト
ライド絶縁膜22.39の組合せに限定されるものでは
なく、相対的にエツチングレートのとれる材質を適宜採
用することもできる。
縁膜の材質は、酸化シリコン絶縁膜23゜40とナイト
ライド絶縁膜22.39の組合せに限定されるものでは
なく、相対的にエツチングレートのとれる材質を適宜採
用することもできる。
実施例では2層配線の場合を示したが、さらに多層の場
合でも上記の工程を繰り返すことによって同様の効果を
あげることができる。
合でも上記の工程を繰り返すことによって同様の効果を
あげることができる。
以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるDRAMに適用す
る場合について説明したが、本発明はそれに限定される
ものではなくSRAM(スタティック・ランダム・アク
セス・メモリ)などの半導体記憶装置やマイクロコンピ
ュータ−等のデータ処理用LSIなど各種半導体集積回
路に広く利用することができる0本発明は少なくとも層
間絶縁膜に予め形成した溝内に配線層を形成する条件の
ものに適用することができる。
を、その背景となった利用分野であるDRAMに適用す
る場合について説明したが、本発明はそれに限定される
ものではなくSRAM(スタティック・ランダム・アク
セス・メモリ)などの半導体記憶装置やマイクロコンピ
ュータ−等のデータ処理用LSIなど各種半導体集積回
路に広く利用することができる0本発明は少なくとも層
間絶縁膜に予め形成した溝内に配線層を形成する条件の
ものに適用することができる。
本願によって開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。
って得られる効果を簡単に説明すれば下記の通りである
。
すなわち、平坦な配線層形成溝に埋め込まれた配線金属
は、その表面を絶縁層とほぼ面一にするとともに配線層
の段差や幅寸法減少を無くすように働くためエレクトロ
マイグレーションによる断線やステップカバレージ不良
を抑止するとともに完成した半導体ペレット表面も平坦
となりCCB構造を容易に適用可能にするという効果が
ある。
は、その表面を絶縁層とほぼ面一にするとともに配線層
の段差や幅寸法減少を無くすように働くためエレクトロ
マイグレーションによる断線やステップカバレージ不良
を抑止するとともに完成した半導体ペレット表面も平坦
となりCCB構造を容易に適用可能にするという効果が
ある。
さらに上記配線層形成溝内面と配線金属層との間に、上
記配線金属を選択CVD法により堆積させうる下地層が
設けられているため、タングステン配線層と上記層間絶
縁膜との剥離を防止することができるという効果がある
。
記配線金属を選択CVD法により堆積させうる下地層が
設けられているため、タングステン配線層と上記層間絶
縁膜との剥離を防止することができるという効果がある
。
第1図は本発明の一実施例であるDRAMの縦断面図、
第2図(a)〜(h)はタングステン配線層の製造工程
の一例を順次示す断面図、 第3図は本発明の他の実施例であるDRAMの縦断面図
、 第4図(a)〜(e)はタングステン配線層の製造工程
の他の例を順次示す断面図である。 12・・・第1層目の配線層及び層間絶縁膜、16・・
・酸化シリコン絶縁膜、17・・・BPSG絶縁膜、1
8.20・・・コンタクトホール、19.21・・・タ
ングステン電極、22・・・ナイトライド絶縁膜、23
・・・酸化シリコン絶縁膜、24・・・タングステンシ
リサイド層、25A、25B・・・第1層目タングステ
ン配線層、32・・・配線層形成溝、33・・・タング
ステンシリサイド層、34・・・第2層目の配線層及び
層間絶縁膜、35・・・スルーホール、36A〜36C
・・・第1層目タングステン配線層、37・・・タング
ステン電極、38・・・酸化シリコン絶縁膜、39・・
・ナイトライド絶縁膜、40・・・酸化シリコン絶縁膜
、41・・・タングステンシリサイド層、42A〜42
C・・・第2層目タングステン配線層、45・・・配線
層形成溝、51・・・多結晶シリコン膜、52・・・ナ
イトライド膜、53・・・熱酸化シリコン絶縁膜、54
・・・酸化シリコン絶縁膜、55・・・配線層形成溝、
56A、56B、57A〜57C・・・第1層目タング
ステン配線層、58・・・酸化シリコン絶縁膜、60・
・・熱酸化シリコン絶縁膜、61・・・多結晶シリコン
膜、62A〜62G・・・第2層目タングステン配線層
、63・・・酸化シリコン絶縁膜、64・・・第1層目
の配線層及び眉間絶縁膜、65・・・第2層目の配線層
及び層間絶縁膜。
の一例を順次示す断面図、 第3図は本発明の他の実施例であるDRAMの縦断面図
、 第4図(a)〜(e)はタングステン配線層の製造工程
の他の例を順次示す断面図である。 12・・・第1層目の配線層及び層間絶縁膜、16・・
・酸化シリコン絶縁膜、17・・・BPSG絶縁膜、1
8.20・・・コンタクトホール、19.21・・・タ
ングステン電極、22・・・ナイトライド絶縁膜、23
・・・酸化シリコン絶縁膜、24・・・タングステンシ
リサイド層、25A、25B・・・第1層目タングステ
ン配線層、32・・・配線層形成溝、33・・・タング
ステンシリサイド層、34・・・第2層目の配線層及び
層間絶縁膜、35・・・スルーホール、36A〜36C
・・・第1層目タングステン配線層、37・・・タング
ステン電極、38・・・酸化シリコン絶縁膜、39・・
・ナイトライド絶縁膜、40・・・酸化シリコン絶縁膜
、41・・・タングステンシリサイド層、42A〜42
C・・・第2層目タングステン配線層、45・・・配線
層形成溝、51・・・多結晶シリコン膜、52・・・ナ
イトライド膜、53・・・熱酸化シリコン絶縁膜、54
・・・酸化シリコン絶縁膜、55・・・配線層形成溝、
56A、56B、57A〜57C・・・第1層目タング
ステン配線層、58・・・酸化シリコン絶縁膜、60・
・・熱酸化シリコン絶縁膜、61・・・多結晶シリコン
膜、62A〜62G・・・第2層目タングステン配線層
、63・・・酸化シリコン絶縁膜、64・・・第1層目
の配線層及び眉間絶縁膜、65・・・第2層目の配線層
及び層間絶縁膜。
Claims (1)
- 【特許請求の範囲】 1、層間絶縁膜の所要部分をあらかじめ除去して形成し
た配線層形成溝に、上記層間絶縁膜と概ね面一になるま
で配線金属層が堆積されて成る配線構造を有するもので
あることを特徴とする半導体集積回路。 2、上記配線層形成溝内面と配線金属層との間に、上記
配線金属を化学的気相成長法により選択的に堆積させう
る下地層が設けられて成ることを特徴とする特許請求範
囲第1項記載の半導体集積回路。 3、上記下地層は上記配線形成溝の側面または底面ある
いはその両方に設けられて成ることを特徴とする特許請
求範囲第2項記載の半導体集積回路。 4、上記層間絶縁膜は表面の平坦な第1層目層間絶縁膜
とその上に形成される平坦な第2層目以降層間絶縁膜よ
り構成され、第1層目層間絶縁膜は、平坦な第1絶縁膜
と、その上に堆積される配線層形成溝構成用の第2絶縁
膜と、この第2層絶縁膜の上に堆積され当該第2絶縁膜
よりもエッチング速度が相対的に遅い第3絶縁膜とを含
み、第2層目以降層間絶縁膜は、上記第2絶縁層と上記
第3絶縁層とを含むことを特徴とする特許請求範囲第1
項記載の半導体集積回路。 5、上記第1層目層間絶縁膜中の第1絶縁膜は、基板上
に形成された回路素子上に堆積された後に溶融されて表
面が平坦にされて成るものであることを特徴とする特許
請求範囲第4項記載の半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63227995A JP2769331B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体集積回路の製造方法 |
KR1019890011989A KR900005589A (ko) | 1988-09-12 | 1989-08-23 | 반도체 집적회로 장치 및 그 제조방법 |
US07/406,062 US5128744A (en) | 1988-09-12 | 1989-09-12 | Semiconductor integrated circuit and method of manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63227995A JP2769331B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体集積回路の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0276233A true JPH0276233A (ja) | 1990-03-15 |
JP2769331B2 JP2769331B2 (ja) | 1998-06-25 |
Family
ID=16869526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63227995A Expired - Lifetime JP2769331B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体集積回路の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5128744A (ja) |
JP (1) | JP2769331B2 (ja) |
KR (1) | KR900005589A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH04237132A (ja) * | 1990-07-31 | 1992-08-25 | Internatl Business Mach Corp <Ibm> | ポリシリコン・ランドを有する半導体構造体の形成方法 |
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1988
- 1988-09-12 JP JP63227995A patent/JP2769331B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-23 KR KR1019890011989A patent/KR900005589A/ko not_active Application Discontinuation
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US5128744A (en) | 1992-07-07 |
JP2769331B2 (ja) | 1998-06-25 |
KR900005589A (ko) | 1990-04-14 |
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