KR0172847B1 - 반도체 소자의 다층배선구조 - Google Patents

반도체 소자의 다층배선구조 Download PDF

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Abstract

본 발명은 반도체 소자의 구조에 관한 것으로, 층간 절연막에 의해 절연 및 평탄화되는 다층배선으로 연결되는 복수의 메모리 셀 영역과, 상기 각 메모리 셀 영역의 분리영역으로써, 주변회로가 구성되는 주변회로부로 이루어진 반도체 장치에 있어서, 상기 주변 회로부가 교차되는 어느 한 영역에 상기 층간 절연막의 유동을 방지하기 위한 유동 방지층을 더 구비하여 층간 절연막의 유동에 의한 소자의 불량을 막을수 있는 반도체 소자의 다층배선 구조에 관한 것이다.

Description

반도체 소자의 다층배선구조
제1도는 반도체 소자의 레이아웃도.
제2도는 제1도의 A-A'선에 따른 다층배선 구조를 나타낸 부분단면도.
제3도는 다층배선 구조에서의 불량발생을 나타낸 단면도.
제4도는 본 발명의 반도체 소자의 레이아웃도.
제5도 (a)는 제4도의 B-B'선에 따른 다층배선 구조를 나타낸 부분단면도.
제5도 (b)는 본 발명의 BPSG 유동 방지층의 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명
50 : P형 웰 51 : 격리 산화막
52 : 고농도 불순물 영역 53 : 제 1 산화막
54 : 제 1 BPSG층 55 : 하부금속 배선층
56 : 제 2 산화막 57 : 제 2 BPSG층
58 : 상부금속 배선층 59 : 폴리 실리콘층
60 : 유동 방지층
본 발명은 반도체 소자의 구조에 관한 것으로, 특히 층간 절연막의 유동에 의한 소자의 불량을 막을수 있는 반도체 소자의 다층배선 구조에 관한 것이다.
일반적으로 다층배선 기술은 집적회로에서의 배선을 다층화 하여 기판내에 배치된 각 소자간의 조합에 자유도를 주어 고밀도의 디바이스를 형성시키기 위한 것이다.
다층배선 기술이 제안되어 제품에 실제로 사용하게 된 것은 1960년대 후반이다.
고밀도의 바이폴라 LSI나 실리콘 게이트 MOS LSI가 등장한 1970년대에 들어선 후가 본격적인 다층화 시대라고 할 수 있고, 많은 신기술이 개발되었다.
그러나 현재 기본적인 구조나 제법은 모두 동일하고 디바이스의 수율이나 신뢰성을 결정하는 중요한 프로세스로서 연구개발이 요망되고 있는 분야이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 다층배선 구조에 대하여 설명하면 다음과 같다.
제1도는 반도체 소자의 레이아웃도이고, 제2도는 제1도의 A-A'선에 따른 다층 배선 구조를 나타낸 부분단면도이다.
그리고 제3도는 다층배선 구조에서의 불량발생을 나타낸 단면도이다.
다층배선 구조의 반도체 소자는 먼저, 반도체 기판에 형성된 P형 웰(또는 N형 웰)(1) 영역내에 소자격리를 위해 소정영역에 형성되는 격리 산화막(2)과, 상기 격리 산화막(2)이 형성되지 않은 P형 웰(1) 영역의 활성영역에 고농도 P형(또는 N형) 불순물 이온주입 공정으로 형성되는 고농도 불순물 영역(3)과, 전면에 저압 화학기상 증착법에 의해 표면 안정화를 위해 형성되는 제 1 산화막(4)과, 상기 제 1 산화막(4)상에 대기압 화학기상 증착법(APCVD)에 의해 평탄화용 절연막으로 형성되는 제 1 BPSG층(5)과, (이때, BPSG층은 리플로우(Reflow) 공정으로 표면 평탄화를 이룬다.) 상기 BPSG층(5)상에 형성되는 텅스텐 폴리사이드로 이루어진 하부금속 배선층(6)과, 상기 하부금속 배선층(6)의 절연을 위해 형성되는 제 2 산화막(7)과, 상기 제 2 산화막(7)상에 대기압 화학기상 증착법에 의한 증착후, 평탄화를 위하여 리플로우(Reflow) 공정을 거쳐 형성되는 제 2 BPSG층(8)과, 콘택홀을 통하여 상기 고농도 불순물 영역(3)에 오믹 콘택(Ohmic Contact)되는 상부금속 배선층(9)을 포함하여 구성된다.
이때, 고농도 불순물 영역(3)과 오믹 콘택되는 상부금속 배선층(9)의 하층부는 베리어 메탈(Barrier Metal)로 되어 있으며 상층부는 전기적 면저항이 작은 성분으로 되어 있다.
그러나 상기와 같은 구조의 다층배선 형태에 있어서는 평탄화용 절연막으로 BPSG를 사용하기 때문에 다음과 같은 문제점이 있다.
즉, 공정 진행중에 상부금속 배선층을 형성하기 위해 제 2 BPSG층을 형성하고, 평탄화 시키기 위해 리플로우 공정을 실시하게 되는데, 이때 제 1 BPSG층의 유동으로 제3도의 영역에서와 같이, 텅스텐 폴리사이드 등으로 이루어진 하부금속 배선층이 상부금속 배선층의 콘택영역으로 밀려가게 된다.
레이아웃상에서 보면 메모리 셀 영역 보다 가로,세로축 주변회로부의 높이가 낮다.
그러므로 제1도의 영역과 같은 가로축 주변회로와 세로축 주변회로가 교차하는 곳에서 BPSG층의 유동이 많이 발생하게 된다.
상기와 같은 BPSG층의 유동에 따른 금속배선층의 쇼트현상의 발생으로 수율 및 소자의 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기와 같은 종래의 반도체 소자의 다층배선 구조의 문제점을 해결하기 위하여 안출한 것으로, BPSG층의 유동이 많이 발생하는 영역(주변회로의 교차영역)에 텅스텐 폴리사이드 등을 이용한 포스트(Post)를 구성하여 BPSG층의 유동을 막아 소자의 신뢰성 및 수율을 향상시킬수 있는 반도체 소자의 다층배선 구조를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 다층배선 구조는 층간 절연막에 의해 절연 및 평탄화 되는 다층배선으로 연결되는 복수의 메모리 셀 영역과, 상기 각 메모리 셀 영역의 분리영역으로써, 주변회로가 구성되는 주변회로부로 이루어진 반도체 장치에 있어서, 상기 주변 회로부가 교차되는 어느 한 영역에 상기 층간 절연막의 유동을 방지하기 위한 유동 방지층이 더 구비됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 다층배선 구조에 대하여 상세히 설명하면 다음과 같다.
제4도는 본 발명의 반도체 소자의 레이아웃도이고, 제5도 (a)는 제4도의 B-B'선에 따른 다층배선 구조를 나타낸 부분단면도이고, 제5도 (b)는 본 발명의 BPSG 유동 방지층의 레이아웃도이다.
본 발명의 반도체 소자의 다층배선 구조는 금속배선을 다층으로 구성시에 상부금속 배선층의 평탄화용 절연막으로 사용된 제 2 BPSG층의 리플로우(Reflow) 공정시에 하부금속 배선층의 평탄화용 절연막으로 사용된 제 1 BPSG층의 유동에 의한 소자의 불량을 막기 위한 것으로, 제4도에서와 같이, 메모리 셀 영역 보다 낮게 형성되는 가로,세로축 주변회로부의 교차영역에 상기 BPSG층의 유동 방지층을 구성하는 것이다.
물론영역 뿐만 아니라, 단차를 갖는 ⓢ영역에도 유동 방지층을 확대 구성하는 것도 가능하다.
상기와 같은 본 발명의 다층배선 구조는 제5도 (a)에서와 같이, 반도체 기판에 형성된 P형 웰(또는 N형 웰)(50) 영역내에 소자 격리를 위해 소정영역에 형성되는 격리 산화막(51)과, 상기 격리 산화막(51)이 형성되지 않은 P형 웰(50) 영역의 활성영역에 고농도 P형(또는 N형) 불순물 이온주입 공정으로 형성되는 고농도 불순물 영역(52)과, 각각의 메모리 셀 영역의 교차영역의 격리 산화막(51)상에 형성되는 불순물이 도핑된 폴리 실리콘층(59)과,(상기 폴리 실리콘층(59)은 각 메모리 셀 영역에 형성되는 트랜지스터의 게이트로 이용되는 것이다.) 전면에 저압 화학기상 증착법에 의해 표면 안정화를 위해 형성되는 제 1 산화막(53)과, 상기 제 1 산화막(53)상에 대기압 화학기상 증착법(APCVD)에 의해 평탄화용 절연막으로 형성되는 제 1 BPSG층(54)과,(이때, BPSG층은 리플로우(Reflow) 공정으로 표면 평탄화를 이룬다.) 그리고 주변회로가 교차되는 각각의 메모리 셀 영역의 교차영역의 격리 산화막(51)상에 형성되어진 불순물이 도핑된 폴리 실리콘층(59)상의 제 1 BPSG층(54)에 형성되는 복수개의 콘택홀과, 상기 고농도 불순물 영역(52)상의 제 1 BPSG층(54)상에 형성되는 텅스텐 폴리사이드로 이루어진 하부금속 배선층(55)과, 상기 복수개의 콘택홀이 형성되어진 불순물이 도핑된 폴리 실리콘층(59)상에 형성되는 텅스텐 폴리사이드로 이루어진 유동 방지층(60)과, 상기 하부금속 배선층(55)과 유동 방지층(60)상에 층간 절연을 위해 형성되는 제 2 산화막(56)과, 상기 제 2 산화막(56)상에 대기압 화학기상 증착법에 의한 증착후, 평탄화를 위하여 리플로우(Reflow) 공정을 거쳐 형성되는 제 2 BPSG층(57)과, 상기 고농도 불순물 영역(52)상의 콘택홀을 통하여 고농도 불순물 영역(52)에 오믹 콘택(Ohmic Contact)되어진 상부금속 배선층(58)을 포함하여 구성된다.
이때, 고농도 불순물 영역(52)과 오믹 콘택되는 상부금속 배선층(58)의 하층부는 베리어 메탈(Barrier Metal)로 되어 있으며, 상층부는 전기적 면저항이 작은 성분으로 되어 있다.
상기와 같은 본 발명의 반도체 소자의 다층배선 구조는 제5도 (b)에서와 같이, 가로축 주변회로부와 세로축 주변회로부가 교차하는영역에 포스트를 구성하여 메모리 셀 영역(주변회로부 보다 높게 구성되는)에서 상부금속 배선층의 형성을 위한 평탄화용 층간 절연막(BPSG)의 리플로우 공정시에 하부 BPSG층의 유동을 막아 소자의 불량을 막고, 수율을 향상시킨다. (이때, 유동 방지층을 구성하는 주변회로 교차영역에는 기본적으로 공간여유가 있기 때문에 칩(Chip)의 크기가 커지는 경우가 없다.)
그리고, 보론(B)의 농도에 의해 유동성이 좌우되는 BPSG층의 증착시에 보론농도에 대하여 공정마진을 넓힐수 있다.

Claims (7)

  1. 층간 절연막에 의해 절연 및 평탄화 되는 다층배선으로 연결되는 복수의 메모리 셀 영역과, 상기 각 메모리 셀 영역의 분리영역으로써, 주변회로가 구성되는 주변회로부로 이루어진 반도체 장치에 있어서, 상기 주변 회로부가 교차되는 어느 한 영역에 상기 층간 절연막의 유동을 방지하기 위한 유동 방지층이 더 구비됨을 특징으로 하는 반도체 소자의 다층배선구조.
  2. 제1항에 있어서, 메모리 셀 영역은 주변회로부 보다 높게 형성되는 것을 특징으로 하는 반도체 소자의 다층배선구조.
  3. 제1항에 있어서, 층간 절연막은 BPSG로 이루어진 것을 특징으로 하는 반도체 소자의 다층배선구조.
  4. 제1항에 있어서, 유동 방지층은 텅스텐 폴리사이드인 것을 특징으로 하는 반도체 소자의 다층배선구조.
  5. 제1항에 있어서, 유동 방지층은 하부금속 배선층의 평탄화용 절연막상에 구성되는 것을 특징으로 하는 반도체 소자의 다층배선구조.
  6. 제1항 또는 제5항에 있어서, 유동 방지층은 하부금속 배선층의 평탄화용 절연막에 형성된 복수개의 콘택홀을 통해 하부의 불순물이 도핑된 폴리 실리콘층에 콘택되는 것을 특징으로 하는 반도체 소자의 다층배선구조.
  7. 제6항에 있어서, 불순물이 도핑된 폴리 실리콘층은 소자격리 영역의 필드 산화막상에 형성되는 것을 특징으로 하는 반도체 소자의 다층배선구조.
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