JPH0273666A

JPH0273666A - 半導体メモリ装置

Info

Publication number: JPH0273666A
Application number: JP63225320A
Authority: JP
Inventors: Masayoshi Sasaki; 佐々木　正義
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-09-08
Filing date: 1988-09-08
Publication date: 1990-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ＳＲＡＭのメモリセルの回路構成は、フリップフロップ
回路の各入出力端子にそれぞれビット線との間でスイッ
チングトランジスタが設けられる構造とされており、そ
のスイッチングトランジスタのゲートが通常ワード線と
されている。

ところで、そのスイッチングトランジスタを一方の導電
型のＭＩＳトランジスタだけで構成した場合、そのＭＩ
Ｓトランジスタの闇値電圧■い分だけ電位降下がある。

例えばｎＭＯ３トランジスタだけでスイッチングトラン
ジスタ構成した時では、闇値電圧■いだけビット線より
低い電位にしか各入出力端子の電位を持って行くことが
できない。

そこで、このようなスイッチングトランジスタを相補型
の構成とするものが知られており、例えば、米国特許第
３４５７４３５号明細書にその相補型のスイッチングト
ランジスタの記載がある。

〔発明が解決しようとする課題］一般に、ＳＲＡＭ等の半導体メモリ装置においては、そ
の高集積化が進められており、そのメモリセルアレイの
面積の縮小化が求められている。

しかしながら、スイッチングトランジスタとしてｎＭＯ
３トランジスタとｐＭＯＳトランジスタを並べて形成す
ることは、その面積増加を招くことになり、高集積化の
傾向に反することになる。

また、その製造工程を簡略化するような構造とすること
が好ましい。

そこで、本発明は、メモリセルの面積が増大しないよう
な相補型のスイッチングトランジスタを有した半導体メ
モリ装置を提供することを目的とし、さらにその製造工
程も簡略化できるような構造の半導体メモリ装置を提供
することを目的とする。

〔課題を解決するための手段］上述の目的を達成するための本発明の半導体メモリ装置
は、ＭＩＳトランジスタで形成されたフリップフロップ
回路とＭＩＳトランジスタで形成されたスイッチングト
ランジスタとでメモリセルが構成された半導体メモリ装
置において、上記スイッチングトランジスタが、第１導
電型のＭＩＳトランジスタのゲート上に第２導電型のＭ
ＩＳトランジスタのゲートが積層された構造を有するこ
とを特徴とする。ここで、第２導電型のＭＩＳトランジ
スタのチャンネル領域は、絶縁膜を介してゲートの下部
に形成される構造でも良く、絶縁膜を介してゲートの上
部に形成される構造でも良い。

各導電型のＭＩＳトランジスタ同士は並列に接続される
が、その接続を選択タングステン層によって行うように
しても良い。

また、さらに本発明の半導体メモリ装置は、前記構造に
おいて、上記第２導電型のＭＩＳトランジスタのチャン
ネル領域が負荷素子と同一層で形成されたことを特徴と
する。そして、さらにその第２導電型のＭＩＳトランジ
スタのチャンネル領域は負荷素子と連続したパターンと
することもできる。ここで、負荷素子は、高抵抗負荷で
あっても良く、駆動トランジスタと反対導電型のＭＩＳ
トランジスタ等であっても良い。

〔作用］各導電型のＭＩＳトランジスタの各ゲートを積層させる
構造とすることで、上下方向に素子が配されることにな
り、平面上の占有面積を節約することができる。また、
上記第２導電型のＭＩＳトランジスタのチャンネル領域
を負荷素子と同一層とすることで、新たに第２導電型の
ＭＩＳトランジスタ用のチャンネル領域を設ける必要は
なくなり、それだけ工程数を低減できる。

（実施例〕本発明の好適な実施例を図面を参照しながら説明する。

本実施例は、ｎＭＯ５トランジスタでメモリセルアレイ
が構成されるＳＲＡＭの例であり、そのメモリセルの回
路は、第３図に示すように、抵抗層を以て負荷とする高
抵抗負荷型とされている。

ここで、初めに第３図を参照しながらメモリセルの回路
について説明すると、フリップフロップ回路は、抵抗７
．８及びｎＭＯ３トランジスタ５゜６より構成されてお
り、抵抗７とｎＭＯ３トランジスタ５が電源電圧と接地
電圧の間で直列接続され、抵抗８とｎＭＯ３トランジス
タロが同様に直列接続されている。両ｎＭＯ３トランジ
スタ５゜６は、ソース共通接続され、ゲートは互いに他
のトランジスタのドレインに接続されている。そのフリ
ップフロップ回路の入出力端子いわゆるクロスカップル
ドコンタクト９．１０には、スイッチングトランジスタ
が一対のピント線Ｂ、Ｂの間に設けられている。

ここでスイッチングトランジスタは、それぞれ相補型と
され、第１導電型のｎＭＯＳトランジスタ３と並列接続
して第２導電型のｐＭＯ３トランジスタ１が設けられ、
第１導電型のｎＭＯ３トランジスタ４と並列接続して第
２導電型の９ＭＯｓトランジスタ２が設けられる構造に
されている。

そして、これら並列接続されるトランジスタのゲートが
後述するように積層される構造となる。ｎＭＯＳトラン
ジスタ３，４のゲートには、ワード線の信号Ｗが供給さ
れ、ｐＭＯ５トランジスタ１゜２のゲートには、ワード
線の信号Ｗが供給される。

これら信号Ｗ、Ｗは、第４図に示すように、インバータ
ー回路Ｉｎを介することによって、ワード線選択信号Φ
ＷＬから容易に得ることができ、それぞれメモリセルＭ
ｃに供給される。そして後述するように、これら信号Ｗ
、Ｗは積層したワード線で共に供給されるようにするこ
とができる。

そして、上述の回路構成を有する本実施例の半導体メモ
リ装置の構造は、第１図及び第２図に示す構成とされる
。。

まず、第１図を参照しながらスイッチングトランジスタ
の構造について説明すると、ｐ型のシリコン基板ｌｌ上
にゲート絶縁膜１２を介して第１のゲート電極１３が形
成され、その第１のゲート電極１３は層間絶縁膜１６に
被覆される。ｐ型のシリコン基板１１の表面では、ゲー
ト電極１３を挟んで対向するようにｎ°型の高濃度不純
物領域からなるソース・ドレイン領域１４．１５が形成
される。これらソース・ドレイン領域１４．１５の間の
領域はチャンネル形成領域２６である。従って、これら
ソース・ドレイン領域１４，１５゜ゲート電極１３等で
第１導電型であるｎ型のＭＯＳトランジスタが構成され
る。これらソース・ドレイン領域１４．１５の一方はビ
ット線と接続し、他方はクロスカップルドコンタクトの
ノードに接続する。

上記層間絶縁膜１６の上部には、薄膜の半導体層１７が
設けられる。この半導体層１７の上部には絶縁膜１８を
介して第２のゲート電極１９が設けられる。その半導体
層１７には、ゲート電極１９を挟んで対向するようにρ
゛型の高濃度不純物領域からなるソース・ドレイン領域
２０．２１が形成される。ソース・ドレイン領域２０．
２１の間の領域はチャンネル形成領域２７である。これ
らソース・ドレイン領域２０．２１とゲート電極１９等
で第２導電型であるｐ型のＭＯＳ　トランジスタロ成さ
れる。ゲート電極１９及び半導体層１７の表面は絶縁膜
２５に被覆される。ソース・ドレイン領域２０はコンタ
クトホールを埋め込んだ選択タングステン層２２を介し
て上記ソース・ドレイン領域１４に接続する。ソース・
ドレイン領域２１は同様にコンタクトホールを埋め込ん
だ選択タングステン層２３を介して上記ソース・ドレイ
ン領域１５に接続する。すなわち、これら選択タングス
テン層２２．２３を介してｐＭＯｓＭＯＳトランジスタ
Ｏ３トランジスタの並列接続が行われることになる。

このように第１のゲート電極１３と第２のゲート電極１
９が積層される構造とすることにより、平面上の占有面
積を増大させずに、相補型のスイッチングトランジスタ
を得ることができる。また、並列接続のために選択タン
グステン層２２．２３を形成することは、メモリセルの
他のコンタクトホールと同じ工程で形成でき、何らその
工程を増加させるものではない。

第２のゲート電極１９は、半導体層１７の下部の図中点
線で囲む領域２８に設けることもできる。

この場合、チャンネル形成領域２７の下側からゲート電
極１９の電界の影響を受ける。

次に、第２図を参照しなから、このような構造のスイッ
チングトランジスタを用いたメモリセル全体について説
明する。特に、この例では、第２導電型のＭＩＳトラン
ジスタが高抵抗負荷素子と同一層に形成される。

まず、第２図中斜線を付して示す領域が半導体層３１で
あり、例えばポリシリコン層である。この半導体層３１
は各メモリセルにおいてビット線のコンタクト領域４０
から接地線４１上まで略直線状に延在されている。この
半導体層３１のピント線のコンタクト領域４０から駆動
トランジスタのゲート電極４３へのコンタクト領域４２
までの領域には、上層ワード線３３に整合するようにｐ
゛型の不純物が導入されてソース・ドレインＮ域が形成
され、第２の導電型であるｐＭＯ３トランジスタのソー
ス・ドレイン領域及びチャンネル形成領域となる。この
半導体層３１はさらにワード線の延長方向と垂直な方向
に延長され、ゲート電極４３へのコンタクト領域４２か
ら接地線４１上までの領域が高抵抗負荷素子４４（抵抗
負荷）として機能する。このように本実施例のＳＲＡＭ
では、高抵抗負荷素子４４が形成される層と同一の層を
利用して相補型のスイッチングトランジスタの一方のｐ
ＭＯ３トランジスタが形成される。従って、相補型のス
イッチングトランジスタを有する構造にしても、そのｐ
ＭＯＳトランジスタのチャンネル領域等はそのまま既存
の高抵抗負荷素子４４が形成される層を延在させるのみ
で得ることができ、大幅な工程増加はない。また、この
半導体層３１の膜厚を５０ｎｍ以下とすることで、超薄
膜の高性能トランジスタが得られると共に、高抵抗な負
荷が同時に得られることになる。さらに、抵抗負荷の代
わりにスイッチングトランジスタと同じ工程でｐＭＯ３
トランジスタを形成することで完全ＣＭＯ３型のメモリ
セル構造となる。

上記半導体ＩＪ３１と絶縁膜（図示せず）を介しなから
略垂直に交差するワード線は、本実施例において上下に
２本の線になっている。すなわち、第１導電型のｎＭＯ
ｓトランジスタのゲート電極として機能する下層ワード
線３２と略同じパターンで第２導電型のｐＭＯＳトラン
ジスタのゲート電極として機能する上層ワード線３３が
配されている。下層ワード線３２は第１図の第１のゲー
ト電極Ｉ３に該当し、上層ワード線３３は第１図の第１
のゲート電極１９に該当する。下層ワード線３２は、シ
リコン基板に形成されたソース・ドレイン領域の間のチ
ャンネル形成領域の制御ＴＪを行い、上層ワード線３３
は上記半導体層３１に形成されたチャンネル形成領域の
制御を行う。このように上下にゲート電極を積層させる
構造とすることで、その占有面積の増大を防ぐことがで
きる。

なお、領域５１〜５４は、それぞれ駆動トランジスタの
ソース領域若しくはドレイン領域であり、領域５５はフ
ィールド絶縁膜の領域である。そのメモリセルの回路構
成は、第３図に示したものとされる。

このようなメモリセルの構造を有する本実施例のＳＲＡ
Ｍでは、ｐＭＯ５ｌ−ランジスタが高抵抗負荷素子４４
を構成する半導体層３１をそのまま延在させて形成され
る。従って、大幅な工程増加なしでＰＭＯＳトランジス
タを得ることができ、さらに高性能化や完全ＣＭＯ３化
への対応も可能である。

なお、本実施例では、第１導電型をｎ型とし、第２導電
型をｐ型として説明したが、それぞれ反対の導電型にす
ることも可能である。

〔発明の効果〕

本発明の半導体メモリ装置は、相補型のスイッチングト
ランジスタがそれぞれゲートを積層させて形成されるた
め、その占有面積を小さくさせることができる。また、
特に、積層構造の上側の第２導電型のＭＩＳトランジス
タは、負荷素子の設けられる層を利用して形成すること
ができるため、大幅な工程の増加もなく相補型のスイッ
チングトランジスタを設けることができる。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の一例の要部断面図
、第２図は本発明の半導体メモリ装置の一例のメモリセ
ルの構造を示す平面図、第３図は本発明の半導体メモリ
装置の回路構成を示す回路図、第４図はそのワード線の
接続関係を示す回路図である。１３・・・第１のゲート電極１９・・・第２のゲート電極２０２１・・・ＰＭＯＳトランジスタのソース・レイン
領域１４１５・・・ｎＭＯ５トランジスタのソース・レイン
領域２２．２３・・・選択タングステン層３１・・・半導体層３２・・・下層ワード線３３・・・上層ワード線４４・・・高抵抗負荷素子トド、ｔ−４！ａ目にかが冶キＪし本Ｘ丑り＆量め一佐ｊめ
栗部第１図特許出願人　　　ソニー株式会社代理人弁理士　小泡　晃（他２名）メ七すセ！し５回−一（Ｎ第３図第４

Claims

【特許請求の範囲】

（１）ＭＩＳトランジスタで形成されたフリップフロッ
プ回路とＭＩＳトランジスタで形成されたスイッチング
トランジスタとでメモリセルが構成された半導体メモリ
装置において、上記スイッチングトランジスタが、第１導電型のＭＩＳ
トランジスタのゲート上に第２導電型のＭＩＳトランジ
スタのゲートが積層された構造を有することを特徴とす
る半導体メモリ装置。
（２）上記第２導電型のＭＩＳトランジスタのチャンネ
ル領域が負荷素子と同一層で形成されたことを特徴とす
る請求項第（１）項記載の半導体メモリ装置。