JPH0268642A - Memory error detecting system - Google Patents
Memory error detecting systemInfo
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- JPH0268642A JPH0268642A JP63220373A JP22037388A JPH0268642A JP H0268642 A JPH0268642 A JP H0268642A JP 63220373 A JP63220373 A JP 63220373A JP 22037388 A JP22037388 A JP 22037388A JP H0268642 A JPH0268642 A JP H0268642A
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
目 次
概 要 ・ ・ ・ ・ ・ ・ ・ ・ ・
・ ・ ・ ３頁産業上の利用分野 ・・・・・・・
・ ４頁従来の技術 ・・・・・・・・・・・ ５頁発
明が解決しようとする課題 ・・・ ５頁課題を解決す
るための手段 ・・・・ ６頁作 用 ・ ・
・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ７真実
施 例 ・ ・ ・ ・ ・ ・ ・ ・ ・
・ ・ ９頁発明の効果 ・・・・・・・・・・・２
２頁概要
標準規格のメモリカードを利用したメモリ誤り検出方式
に関し、
メモリカードの持つ利点を損なわずにメモリカード内に
記録されているデータのビット誤りを検出して、誤動作
を未然に防ぐことができるメモリ誤り検出方式を提供す
ることを目的とし、ＣＰＵと、該ＣＰＵに接続されたシ
ステムバスと、内部をデータ記録領域とチェックコード
記録領域の二つの領域に使い分けるメモリカードと、前
記システムバスとメモリカードの間に介装されチェック
コードの付加とメモリの誤り検定を行う誤り検定手段と
を具備し、ＣＰＵがメモリカードにデータを書き込む場
合には、チェックコードを誤り検定手段で生成してメモ
リカードのチェックコード記録領域に書き込み、ＣＰＵ
がメモリカードのデータを読み込む場合には、メモリカ
ード内のデータ記録領域のビット誤りを、チェックコー
ド記録領域に書き込まれているチェックコードを用いて
、誤り検定手段でデータの読み込み時に検出し、システ
ムバスを通してＣＰＵに誤りの発生を通知するように構
成する。[Detailed description of the invention] Table of contents Overview ・ ・ ・ ・ ・ ・ ・ ・ ・
・ ・ ・ 3 pages Industrial application fields ・・・・・・・
・Page 4: Prior art ・・・Page 5: Problems to be solved by the invention ・Page 5: Means for solving the problem ・・Page 6: Effects ・・
・ ・ ・ ・ ・ ・ ・ ・ ・ ・ 7 truths
Example ・ ・ ・ ・ ・ ・ ・ ・ ・
・ ・ Effects of the invention on page 9 ・・・・・・・・・・・2
2 page summary Regarding a memory error detection method using a standard memory card, it is possible to detect bit errors in data recorded on a memory card and prevent malfunctions without sacrificing the advantages of the memory card. The purpose of the present invention is to provide a memory error detection method that can detect errors in memory using a CPU, a system bus connected to the CPU, a memory card whose interior is divided into two areas: a data recording area and a check code recording area, and a system bus connected to the CPU. An error checking means is provided between the memory cards to add a check code and check for errors in the memory, and when the CPU writes data to the memory card, the error checking means generates a check code and writes the check code to the memory. Write it to the check code recording area of the card, and
When reading data from a memory card, the system detects bit errors in the data recording area in the memory card using the check code written in the check code recording area when reading the data. The system is configured to notify the CPU of the occurrence of an error through the bus.
産業上の利用分野
本発明は標準規格のメモリカードを利用したメモリ誤り
検出方式に関する。FIELD OF THE INVENTION The present invention relates to a memory error detection method using a standard memory card.
メモリカードは磁気カード、ＩＣカードと同一サイズの
カードにＲＡ Ｍ−ＲＯＭ等の半導体記憶素子を搭載し
たものであり、近年その普及が図られている。メモリカ
ードの普及に伴い、高い信頼度が要求される分野、例え
ばダム管理、河川管理、ビル管理等の分野での各種制御
装置に、フロッピーディスクや固定ディスクの代わりに
可動部のないメモリカードの使用が要望されている。A memory card is a card of the same size as a magnetic card or an IC card and has a semiconductor storage element such as a RAM-ROM mounted thereon, and has become popular in recent years. With the spread of memory cards, memory cards with no moving parts are being used instead of floppy disks or fixed disks in various control devices in fields that require high reliability, such as dam management, river management, building management, etc. Use is requested.
従来の技術
従来、プリント板形態で提供されるメモリには、メモリ
のエラーチエツクとしてＥＣＣ（エラー・チェツキング
・アンド・コレクション）やパリティが付加され、装置
の誤動作防止に役立っていた。BACKGROUND OF THE INVENTION Conventionally, memory provided in the form of a printed board has been provided with ECC (Error Checking and Correction) and parity to check for errors in the memory, helping to prevent device malfunctions.
ところが、現在販売されているメモリカードには、この
ような誤り検査／訂正機能が組み込まれておらず、標準
規格にも盛り込まれていないので、ノイズ等に基づ（ビ
ット誤りが発生しても、その検出が不可能であった。However, memory cards currently on sale do not have such error checking/correction functions built-in, nor are they included in the standard specifications. , its detection was impossible.
発明が解決しようとする課題
従って、■可動部が存在しない、■持ち運びに便利であ
る、■システムバスへの接続が簡単である、といった利
点をメモリカードが持っているのにも係わらず、装置の
信頼度が要求される分野へのメモリカードの普及が阻害
されていた。Problems to be Solved by the Invention Therefore, despite the advantages of memory cards, such as: ■No moving parts, ■Convenient to carry, and ■Easy to connect to the system bus, This has hindered the spread of memory cards in fields where high reliability is required.
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、可動部を持つフロッピーディス
クや固定ディスクに比べて長寿命且つ高信頼で可搬性に
も優れ、取り扱いが簡単といったメモリカードの持つ利
点を損なわずに、メモリカード内に記録されているデー
タのピッ）Ｌｔｌりを検出して、装置の誤動作を未然に
防ぐことができるメモリ誤り検出方式を提供することで
ある。The present invention was made in view of these points, and its purpose is to provide a disk with a longer lifespan, higher reliability, better portability, and easier handling than floppy disks or fixed disks with movable parts. To provide a memory error detection method capable of detecting errors in data recorded in a memory card and preventing device malfunctions without impairing the advantages of the memory card. .
課題を解決するための手段 第１図及び第２図に本発明の原理図を示す。Means to solve problems FIGS. 1 and 2 show diagrams of the principle of the present invention.
第１図の原理図に示されている本発明のメモリ誤り検出
方式では、装置の動作を制御するＣＰＵ１と、データや
制御信号を伝えるシステムバス２と、内部をデータやプ
ログラムを記録するデータ記録領域３と誤り検定用のチ
ェックコードを記録するチェックコード記録領域４に分
けて使用し、情報を記録するメモリカード５と、データ
のビット誤りを検出するためのチェックコードを生成し
たり、チェックコードによる誤り検定を行う誤り検定手
段６を具備している。The memory error detection method of the present invention, which is shown in the principle diagram of FIG. It is divided into an area 3 and a check code recording area 4 for recording check codes for error verification, and is used as a memory card 5 for recording information and for generating check codes for detecting bit errors in data. The apparatus is equipped with an error verification means 6 for performing error verification.
第２図の原理図に示された本発明のメモリ誤り検出方式
では、装置の動作を制御するＣＰＵＩと、データや制御
信号を伝えるシステムバス２と、データやプログラムを
記録するメモリカード７と、誤り検出用のチェックコー
ドを記録する書き替え可能なメモリ８と、データのビッ
ト誤りを検出するためのチェックコードを生成したり、
チェックコードによる誤り検定を行うための誤り検定手
段９を具備している。The memory error detection method of the present invention shown in the principle diagram of FIG. 2 includes a CPU that controls the operation of the device, a system bus 2 that transmits data and control signals, and a memory card 7 that records data and programs. A rewritable memory 8 that records check codes for error detection, and generates check codes for detecting bit errors in data.
It is equipped with an error verification means 9 for performing error verification using a check code.
作 用
第１図に示された本発明のメモリ誤り検出方式では、Ｃ
ＰＵＩがメモリカード５にデータを書き込む場合には、
メモリカード５への書き込みデータのチェックコードを
誤り検定手段６によって生成し、データをデータ記録領
域３にチェックコードをチェックコード記録領域４に書
き込む。ＣＰＵ１はメモリカード５のデータを読み込む
場合にはミデータとともにチェックコードも同時にメモ
リカード５から読み込み、誤り検定手段６でデータのビ
ット誤りを検定し、ビット誤りを検出した場合にはシス
テムバス２を通してＣＰＵＩに誤りの発生を通知するよ
うにしている。Operation In the memory error detection method of the present invention shown in FIG.
When the PUI writes data to the memory card 5,
A check code for the data written to the memory card 5 is generated by the error checking means 6, and the check code is written into the data recording area 3 and the check code recording area 4. When reading the data from the memory card 5, the CPU 1 reads the check code as well as the data from the memory card 5 at the same time, checks the data for bit errors using the error checking means 6, and if a bit error is detected, sends the data to the CPU via the system bus 2. We will notify you of any errors that have occurred.
従って、読み込みデータにビット誤りが発生しても、誤
り検定手段６によって誤りの発生が検出されるため、誤
ったデータによる装置の誤動作を防止することが可能と
なる。Therefore, even if a bit error occurs in the read data, the error checking means 6 detects the occurrence of the error, making it possible to prevent malfunction of the device due to the erroneous data.
第２図に示した本発明のメモリ誤り検出方式によると、
ＣＰＵ １がメモリカード７にデータを書き込む場合に
は、メモリカード７への書き込みデータのチェックコー
ドを誤り検定手段９によって生成し、データとチェック
コードをメモリカード７とメモリ８に同時に書き込む。According to the memory error detection method of the present invention shown in FIG.
When the CPU 1 writes data to the memory card 7, the error checking means 9 generates a check code for the data written to the memory card 7, and writes the data and the check code to the memory card 7 and memory 8 at the same time.
ＣＰＵＩがメモリカード７のデータを読み込む場合には
、データをメモリカード７から読み込むと同時にチェッ
クコードをメモリ８から読み込み、誤り検定手段９でデ
ータのビット誤り検定を行い、ビット誤りを検出した場
合にはシステムバス２を通してＣＰＵ１に誤りの発生を
通知する。When the CPUI reads data from the memory card 7, the check code is read from the memory 8 at the same time as the data is read from the memory card 7, and the error checking means 9 performs a bit error check on the data. notifies the CPU 1 through the system bus 2 of the occurrence of an error.
従って、読み込みデータにビット誤りが発生しても、誤
り検定手段９によって誤りの発生が検出されるため、誤
ったデータによる装置の誤動作を防止することができる
。Therefore, even if a bit error occurs in the read data, the occurrence of the error is detected by the error checking means 9, so that it is possible to prevent malfunction of the device due to the erroneous data.
実 施 例 以下本発明の実施例を図面に基づいて詳細に説明する。Example Embodiments of the present invention will be described in detail below based on the drawings.
第３図は本発明の一実施例ブロック図であり、メモリカ
ードを利用したパリティ検定方式を示している。同図に
おいて、１１はＣＰＵ、１２はアドレスバス、１３はデ
ータバス、１４は制御線、１５はパリティ生成回路、１
６はアドレス変換回路、１７はパリティ検定回路、１８
は書き込み回路、１９は読み込み回路、２０はメモリカ
ード、２１はメモリカード２０内のデータ／プログラム
記録領域、２２はメモリカード２０内のパリティ情報記
録領域である。メモリカード２０は挿抜可能に構成され
ており、第３図に示したパリティ検定方式を達成する装
置に挿入して使用される。FIG. 3 is a block diagram of an embodiment of the present invention, showing a parity verification method using a memory card. In the figure, 11 is a CPU, 12 is an address bus, 13 is a data bus, 14 is a control line, 15 is a parity generation circuit, 1
6 is an address conversion circuit, 17 is a parity verification circuit, 18
19 is a write circuit, 19 is a read circuit, 20 is a memory card, 21 is a data/program recording area in the memory card 20, and 22 is a parity information recording area in the memory card 20. The memory card 20 is configured to be insertable and removable, and is used by being inserted into a device that achieves the parity verification method shown in FIG.
ＣＰＵＩＩがメモリカード２０にデータを書き込む場合
には、アドレスバス１２にアドレスを、データバス１３
に書き込みデータを送り出す。すると、書き込み回路１
８によってデータがメモリカード２０内のデータ／プロ
グラム記録領域２１に書き込まれると同時に、書き込み
データに対応するパリティ情報記録領域２２内のバイト
単位のアドレスが、アドレス変換回路１６によって変換
され、このアドレスに基づいて書き込みデータに対応す
るパリティ情報が読み込み回路１９によって読み込まれ
る。そして、今回書き込むデータのアドレスに対応した
ビットだけがパリティ生成回路１５によって生成された
パリティビットに置き換えられ、アドレス変換回路１６
で変換されたメモリカード２０上のパリティ情報記録領
域２２に、書き込み回路１８によってパリティが書き込
まれる。When the CPU II writes data to the memory card 20, it sends the address to the address bus 12 and the data bus 13.
Sends write data to. Then, write circuit 1
At the same time that data is written to the data/program recording area 21 in the memory card 20 by 8, the address in bytes in the parity information recording area 22 corresponding to the written data is converted by the address conversion circuit 16, and the address is converted to this address. Based on this, the parity information corresponding to the write data is read by the reading circuit 19. Then, only the bit corresponding to the address of the data to be written this time is replaced with the parity bit generated by the parity generation circuit 15, and the address conversion circuit 16
The parity is written by the write circuit 18 into the parity information recording area 22 on the memory card 20 converted in the above.
また、ＣＰＵＩ １がメモリカード２０のデータを読み
込むために読み込みアドレスをアドレスバス１２に送り
出すと、アドレス変換回路１６で変換されたメモリカー
ド２０上のパリティ情報記録領域２２内のバイト単位の
アドレスからパリティが、読み込みデータがメモリカー
ド２０上のデータ／プログラム記録領域２１から読み込
み回路１９によって一緒に読み込まれ、パリティ検定回
路１７によってパリティ検定が行われ、検定結果が正常
であれば読み込みデータがデータバス１３を通して（：
ＰＵｌｌに通知される。Further, when the CPU 1 sends a read address to the address bus 12 in order to read the data of the memory card 20, the parity is converted from the byte unit address in the parity information recording area 22 on the memory card 20 converted by the address conversion circuit 16. However, the read data is read together from the data/program recording area 21 on the memory card 20 by the read circuit 19, a parity test is performed by the parity test circuit 17, and if the test result is normal, the read data is transferred to the data bus 13. Through (:
PUll is notified.
一方、ピット誤りが発生すると、パリティ検定回路１７
によって誤りが検出され、制御線１４を通してｃｐｕｚ
に誤りの発生が通知される。ＣＰＵＬＬは誤りの発生が
通知されると、データの読み込みが失敗したことを認識
し、読み込みデータを破棄して誤動作を行わないように
する。On the other hand, when a pit error occurs, the parity verification circuit 17
An error is detected by cpuz through control line 14.
will be notified of the occurrence of the error. When CPULL is notified of the occurrence of an error, it recognizes that data reading has failed, and discards the read data to prevent malfunctions.
次に第４図を参照してパリティ情報記録アドレスとパリ
ティピット位置計算方法を説明する。メモリ容量＝２５
６バイト （アドレス＝ｘ’ｏｏ’〜Ｘ ’ ＦＦ ’
）のメモリカードを使用して、メモリカード内の領域分
割を以下の通りとした。Next, a method for calculating parity information recording addresses and parity pit positions will be explained with reference to FIG. Memory capacity = 25
6 bytes (address=x'oo'~X'FF'
) memory card was used, and the areas within the memory card were divided as follows.
Ｘ’００’ 〜Ｘ’ＤＦ’ ：
データ／プログラム記録領域アドレス
Ｘ’ＥＯ’ 〜Ｘ’ＦＦ’ ：
バリティ情報記録領域アドレス
データアドレス＝Ｘ’Ｂ５’に対応するパリティ情報記
録アドレスとパリティピット位置計算方法について説明
する。８ビツトに１パリテイビツトが付加されるので、
データアドレス＝Ｘ’Ｂ５１を８で割った値にパリティ
領域先頭アドレス＝Ｘ’ＥＯ’を付加することによりデ
ータアドレスＸ’Ｂ５’に対応するパリティ情報記録ア
ドレスがＸ’Ｆ６’と求められる。またパリティピット
位置を計算するには、データアドレス＝Ｘ’Ｂ５９の右
３ビツトを取り出すことにより、パリティピット位置が
アドレスＸ’Ｆ６’の５番目であると求められる。X'00' to X'DF': Data/program recording area address X'EO' to X'FF': Parity information recording area address Data address = Parity information recording address and parity pit position calculation corresponding to X'B5' Explain the method. Since 1 parity bit is added to 8 bits,
By adding the parity area start address=X'EO' to the value obtained by dividing the data address=X'B51 by 8, the parity information recording address corresponding to the data address X'B5' is determined as X'F6'. Further, in order to calculate the parity pit position, by taking out the right three bits of data address=X'B59, it is determined that the parity pit position is the fifth position of address X'F6'.
第５図にアドレスＸ’Ｆ６’の内容を示す。第５図に示
されるように、パリティ情報記録アドレスＸ’Ｆ６’に
は、アドレスＸ”ＢＯ’のデータのハＩＪティからアド
レスＸ’ＢＴ’のデータのパリティが順に書き込まれて
いる。FIG. 5 shows the contents of address X'F6'. As shown in FIG. 5, in the parity information recording address X'F6', the parity of the data of the address X'BT' is sequentially written from the high IJT of the data of the address X'BO' to the parity of the data of the address X'BT'.
上述した実施例においては誤り検定符号にパリティを利
用しているが、本発明はこれに限定されるものではなく
、パリティの代わりにＦＣＣを利用してもよく、またＣ
ＲＣ（サイクリック・リダンダンシー・チエツク）を利
用しでもよい。また、パリティの書き込みや検定を禁止
する制御信号を制御線に追加することにより、パリティ
情報が記録されていないメモリカードもパリティ情報付
メモリカードと同じように本実施例のメモリ誤り検出装
置に挿入して利用することができる。パリティ情報記録
領域をメモリカード中にとれる場合には、データ／プロ
グラム記録領域をパリティ検定無効で一旦全て読み込ん
だ後、パリティ書き込み有効で書き込むことにより、全
パリティ情報を生成することも可能である。Although parity is used as the error check code in the above embodiment, the present invention is not limited to this, and FCC may be used instead of parity.
RC (cyclic redundancy check) may be used. Furthermore, by adding a control signal to the control line that prohibits parity writing and verification, a memory card without parity information can be inserted into the memory error detection device of this embodiment in the same way as a memory card with parity information. and can be used. If a parity information recording area is available in the memory card, it is also possible to generate all the parity information by once reading the entire data/program recording area with parity verification disabled and then writing with parity writing enabled.
更に、パリティ情報の有無をメモリカードの先頭等に書
き込むように取り決めを作り、パリティ情報の書き込み
とパリティ検定をパリティ情報の有無に従って有効／無
効に切り換える切り換え回路を追加すれば、パリティ情
報あり／なしの両タイプのメモリカードを混在して利用
することができる。Furthermore, by making arrangements to write the presence or absence of parity information at the beginning of the memory card, etc., and adding a switching circuit that switches the writing of parity information and parity verification between valid and invalid depending on the presence or absence of parity information, it is possible to write the presence or absence of parity information. Both types of memory cards can be used together.
尚、データではなくプログラムをメモリカードに記録し
ている場合には、ビット誤りによって予想できない命令
が実行されるため、装置の動作パターンが予測できない
ので、上述した実施例は特に有効である。ＲＯＭタイプ
のメモリカードにプログラムを記録している場合にも、
書き込み動作が行われないだけで誤り検定は正常に実行
される。Incidentally, when a program rather than data is recorded on a memory card, the operation pattern of the device cannot be predicted because an unpredictable instruction is executed due to a bit error, so the above-described embodiment is particularly effective. Even if the program is recorded on a ROM type memory card,
The error check is executed normally only if no write operation is performed.
また、データの書き込みをバイト単位ではなく、８バイ
トの整数倍で行うことが許される場合には、上述したデ
ータ書き込み手順のパリティ情報読み込みを省略できる
ので、より簡単な回路でメモリ誤り検出方式を実現可能
である。メモリカードを補助記憶として使用するときな
どがこの場合に該当する。Furthermore, if it is allowed to write data not in bytes but in integer multiples of 8 bytes, reading the parity information in the data writing procedure described above can be omitted, so the memory error detection method can be implemented with a simpler circuit. It is possible. This case applies when a memory card is used as auxiliary storage.
上述した実施例ではＣＰＵが発生する主記憶アドレスが
メモリカードのデータアドレスに一致していると仮定し
て説明してきたが、一般にＣＰＵが発生する主記憶アド
レスとメモリカード内のデータアドレスとは相違する。In the above embodiments, the explanation has been made on the assumption that the main memory address generated by the CPU matches the data address of the memory card, but generally there is a difference between the main memory address generated by the CPU and the data address in the memory card. do.
以下このような一般的場合について、第３図に示した実
施例の変形例を第６図を参照して説明する。For such a general case, a modification of the embodiment shown in FIG. 3 will be described below with reference to FIG. 6.
本変形例においては第３図の実施例のアドレス変換回路
１６の代わりにアドレス発生回路２４を採用したもので
ある。アドレス発生回路２４は、システムバスのアドレ
ス及び読み込み／書き込み制御信号を受信し、アドレス
変換を駆動する主記憶アドレス受信回路２５と、主記憶
アドレスよりデータのアドレスを発生させるデータアド
レス変換回路２６と、主記憶アドレスよりチェックコー
ドのアドレスを発生させるチェックコードアドレス変換
回路２７と、主記憶アドレスよりチェックコードの有効
部のビットパターンを発生させるチェックコードパター
ン発生回路２８により構成される。アドレス発生回路２
４の出力はメモリカード制御回路２９に入力される。メ
モリカード制御回路２９は第３図の実施例のパリティ生
成回路１５、パリティ検定回路１７、書き込み回路１８
及び読み込み回路１９の各機能を備えており、アドレス
発生回路２４よりの情報を使用してメモリカードのデー
タの読み込み、メモリカードへのデータの書き込み及び
チェックコードによる誤り決定の制御を行うものである
。In this modification, an address generation circuit 24 is used in place of the address conversion circuit 16 of the embodiment shown in FIG. The address generation circuit 24 includes a main memory address reception circuit 25 that receives system bus addresses and read/write control signals and drives address conversion, and a data address conversion circuit 26 that generates a data address from the main memory address. It is comprised of a check code address conversion circuit 27 that generates a check code address from a main memory address, and a check code pattern generation circuit 28 that generates a bit pattern of the valid part of the check code from the main memory address. Address generation circuit 2
The output of No. 4 is input to the memory card control circuit 29. The memory card control circuit 29 includes the parity generation circuit 15, parity verification circuit 17, and write circuit 18 of the embodiment shown in FIG.
and reading circuit 19, and uses information from the address generation circuit 24 to read data from the memory card, write data to the memory card, and control error determination using a check code. .
本変形例に使用するメモリカード２０は容量を５１２に
バイトとし、データ／プログラム記録領域２１にアドレ
ス（０）、、〜（６ＦＦＦＦ）、６を割り当て、パリテ
ィ情報記録領域２２にアドレス（７００００）、、〜（
７ＤＦＦＦ）１８を割り当てる。The memory card 20 used in this modification has a capacity of 512 bytes, addresses (0), ... (6FFFF), and 6 are assigned to the data/program recording area 21, and addresses (70000) and 6 are assigned to the parity information recording area 22. , ~(
7DFFF) 18.
次に第７図を参照すると、この図は本変形例におけるア
ドレス発生回路の動作説明図であり、（ａ）はデータア
ドレスの変換、（ｂ）はチェックコードアドレスの変換
、（Ｃ）はチェックコード有効部パターンの発生原理を
それぞれ示している。主記憶アドレスは２４ビツトから
構成され、上位５ビツトは複数のメモリカード使用時の
メモリカード選択等に使用される無効部■であり、本変
形例のアドレス変換は下位１９ビツトの有効部■を使用
して実行される。Next, referring to FIG. 7, this figure is an explanatory diagram of the operation of the address generation circuit in this modification, where (a) is data address conversion, (b) is check code address conversion, and (C) is check code address conversion. Each shows the generation principle of the code effective part pattern. The main memory address consists of 24 bits, and the upper 5 bits are the invalid part (■) used for memory card selection when multiple memory cards are used, and the address conversion in this modification uses the lower 19 bits of the valid part (■). is executed using
第７図（ａ）に示されるように、メモリデータのメモリ
カード内アドレスは、主記憶アドレスのビット５よりビ
ット２３の１９ビツトの内容をそのまま取り出すことに
より得ることができる。また、チェックコードのメモリ
カード内アドレスは、第７図（ｂ）に示されるように、
主記憶アドレスのビット５よりビット２０の１６ビツト
を取り出し、上位に３ビツトの“１”を付加することに
より得ることができる。チェックコードの有効部パター
ンは、第７図（Ｃ）に示されるように、主記憶アドレス
のビット２１よりビット２３の３ビツトを取り出し、数
値→ビット位置変換を行うことにより得ることができる
。As shown in FIG. 7(a), the address of the memory data in the memory card can be obtained by directly extracting the 19-bit contents of bit 23 from bit 5 of the main memory address. Also, the address of the check code in the memory card is as shown in FIG. 7(b).
It can be obtained by extracting 16 bits from bit 5 to bit 20 of the main memory address and adding 3 bits of "1" to the upper part. The valid part pattern of the check code can be obtained by extracting three bits from bit 21 to bit 23 of the main memory address and converting the value from the bit position, as shown in FIG. 7(C).
第８図は本発明の他の実施例ブロック図であり、メモリ
カードを利用したパリティ検定方式を示している。FIG. 8 is a block diagram of another embodiment of the present invention, showing a parity verification method using a memory card.
同図において、３１はＣＰＵ、３２は制御線、３３はデ
ータバス、３４はアドレスバスであり、これらの制御線
及びバスでシステムバスを構成している。３５は書き替
え可能なメモリ、３６はメモリカード、３７はメモリカ
ードの挿入検出回路、３８はアドレスカウンタ、３９は
メモリ用のタイミング制御回路、４０はパリティ生成回
路、４１゜４２はセレクタ、４３は挿入通知回路、４４
はパリティ検定回路、４５はデータバッファ、４６゜４
７は内部アドレスバス、４８は内部データバスである。In the figure, 31 is a CPU, 32 is a control line, 33 is a data bus, and 34 is an address bus, and these control lines and buses constitute a system bus. 35 is a rewritable memory, 36 is a memory card, 37 is a memory card insertion detection circuit, 38 is an address counter, 39 is a timing control circuit for memory, 40 is a parity generation circuit, 41°, 42 is a selector, 43 is a Insertion notification circuit, 44
is a parity check circuit, 45 is a data buffer, 46°4
7 is an internal address bus, and 48 is an internal data bus.
以下本実施例の動作について説明する。メモリカード３
６は挿抜可能に構成されており、メモリカード３６が挿
入されると挿入検出回路３７が動作し、アドレスカウン
タ３８及び挿入通知回路４３に通知する。アドレスカウ
ンタ３８はメモリカード挿入信号を、タイミング制御回
路３９、パリティ生成回路４０、セレクタ４１．４２に
それぞれ通知し、予め定められたアドレス（例えば０番
地）を内部アドレスバス４６に出力する。セレクタ４１
．４２はメモリカード挿入信号によりメモリ３５、メモ
リカード３６へのアドレス及び制御線をｂ側に選択し、
内部アドレスバス４６及びタイミング制御回路３９の支
配下となる。タイミング制御回路３９はメモリカード３
６に読み込み信号を出力し、メモリカード３６のデータ
が読み出され、データに応じたパリティがパリティ生成
回路４０により生成されて保持される。次いで、タイミ
ング制御回路３９はメモリ３５に対し書き込み信号を出
力し、パリティ生成回路４０により保持されているパリ
ティデータをメモリ３５に書き込む。The operation of this embodiment will be explained below. memory card 3
6 is configured to be insertable and removable, and when the memory card 36 is inserted, the insertion detection circuit 37 operates and notifies the address counter 38 and the insertion notification circuit 43. The address counter 38 notifies the timing control circuit 39, the parity generation circuit 40, and the selectors 41 and 42 of the memory card insertion signal, respectively, and outputs a predetermined address (for example, address 0) to the internal address bus 46. selector 41
．． 42 selects the address and control lines to the memory 35 and memory card 36 to the b side according to the memory card insertion signal;
It is under the control of internal address bus 46 and timing control circuit 39. The timing control circuit 39 is connected to the memory card 3
6, the data in the memory card 36 is read out, and parity corresponding to the data is generated and held by the parity generation circuit 40. Next, the timing control circuit 39 outputs a write signal to the memory 35 and writes the parity data held by the parity generation circuit 40 to the memory 35.
書き込み終了後アドレスカウンタ３８に終了情報を出力
し、アドレスカウンタ３８は次のアドレス（例えば＋１
番地）を内部アドレスバス４６に出力し、メモリカード
３６の次アドレスのデータを読み出し、パリティ生成、
メモリ書き込みを行う。こうして順にメモリカード３６
のパリティデータをメモリ３５に書き込みメモリカード
３６の全領域について終了すると、アドレスカウンタ３
８はメモリカード挿入信号を出力するのをやめ、セレク
タ４１．４２をａ側に倒し、ＣＰＵ３１の支配下として
、パリティ生成回路４０をディスエーブル状態とする。After writing is completed, the completion information is output to the address counter 38, and the address counter 38 selects the next address (for example, +1
address) to the internal address bus 46, reads the data at the next address of the memory card 36, generates parity,
Write to memory. In this way, the memory card 36
After writing the parity data to the memory 35 for the entire area of the memory card 36, the address counter 3
8 stops outputting the memory card insertion signal, sets the selectors 41 and 42 to the a side, and disables the parity generation circuit 40 under the control of the CPU 31.
また、挿入通知回路４３にも終了情報を通知し、挿入通
知回路４３はこの終了情報によりバッファ４５を動作可
能状態にするとともに、制御線３２を介してＣＰＵ３１
にメモリカードアクセス可能状態を通知する。In addition, the insertion notification circuit 43 also notifies the end information, and the insertion notification circuit 43 uses this end information to enable the buffer 45 and also sends it to the CPU 31 via the control line 32.
to notify the memory card access status.
ＣＰＵ３１はメモリカード３６を読み出すときは、アド
レスバス３４を介してアドレスを与え、制御線３２によ
り読み出し信号を与え、メモリカード３６とパリティ情
報を格納したメモリ３５を同時にアクセスし、そのデー
タをバッファ４５、データバス３３を介してＣＰＵ３１
に与え、読み出し信号を受けたパリティ検定回路４４で
そのデータのパリティ検定を行い、誤っている場合には
制御線３２を介してＣＰＵ３１に通知する。このように
データ読み込み時に、メモリの誤り発生がＣＰＵ３１に
通知されるので、ＣＰＵ３１はその読み込みデータを破
棄することにより誤動作を行わないような処理をするこ
とができる。When reading the memory card 36, the CPU 31 gives an address via the address bus 34, gives a read signal via the control line 32, accesses the memory card 36 and the memory 35 storing parity information simultaneously, and transfers the data to the buffer 45. , the CPU 31 via the data bus 33
The parity test circuit 44 that receives the read signal performs a parity test on the data, and if the data is incorrect, it is notified to the CPU 31 via the control line 32. In this way, when reading data, the CPU 31 is notified of the occurrence of an error in the memory, so that the CPU 31 can perform processing to prevent malfunctions by discarding the read data.
ＣＰＵ３１がメモリカード３６にデータを書き込む場合
には、アドレスバス３４にアドレスを、データバス３３
にデータを出力し、制御線３２に書き込み信号を出力す
る。データはバッファ４５を介して内部データバス４８
に出力され、制御線３２の書き込み信号に応じてパリテ
ィ生成回路４０がメモリ３５にパリティデータを与え、
メモリ３５とメモリカード３６に同時にデータが書き込
まれる。When the CPU 31 writes data to the memory card 36, the address is sent to the address bus 34 and the data bus 33 is sent to the address bus 34.
Data is output to the control line 32, and a write signal is output to the control line 32. Data is transferred to internal data bus 48 via buffer 45.
The parity generation circuit 40 gives parity data to the memory 35 in response to the write signal on the control line 32.
Data is written to the memory 35 and memory card 36 at the same time.
第８図に示した実施例では誤り検定符号にパリティを利
用しているが、ＥＣＣ５ＣＲＣを利用してもよい。また
ＣＰＵ３１にパリティ検定を無視する機能が付けられれ
ば、挿入時のメモリ３５にパリティデータを与えるシー
ケンスは、ＣＰＵ３１のソフトウェアによっても可能で
ある。また、ＲＯＭタイプのメモリカードにプログラム
を記録している場合にも、メモリカードに対して書き込
み動作が行われないだけで、誤り検定が正常に実行され
ることは第３図に示した実施例と同様である。本実施例
ではメモリカードとは別に書き替え可能なメモリを設け
てこのメモリにパリティピットを記録するようにしてい
るので、第３図に示した実施例に比較してデータ読み出
し時の高速化を図ることができる。In the embodiment shown in FIG. 8, parity is used as the error check code, but ECC5CRC may also be used. Furthermore, if the CPU 31 is equipped with a function to ignore the parity test, the sequence of providing parity data to the memory 35 at the time of insertion can also be performed by the software of the CPU 31. Furthermore, even when a program is recorded on a ROM type memory card, the error check can be executed normally even if no write operation is performed on the memory card, as shown in the embodiment shown in Figure 3. It is similar to In this embodiment, a rewritable memory is provided separately from the memory card, and parity pits are recorded in this memory, so data reading speed is increased compared to the embodiment shown in FIG. can be achieved.
発明の効果
本発明のメモリ誤り検出方式は以上詳述したように構成
したので、標準規格のメモリカードをそのまま使用して
従来のプリント板形態のメモリと同様な誤り検査／訂正
を実現できるという効果を奏する。Effects of the Invention Since the memory error detection method of the present invention is configured as detailed above, it has the advantage that it is possible to use a standard memory card as is to realize error checking/correction similar to that of a conventional printed board type memory. play.
第１図及び第２図は本発明の原理図、
第３図は本発明の実施例ブロック図、
第４図はパリティ情報記録アドレスとパリティビット位
置計算方法模式図、
第５図はアドレスＸ’Ｆ６’の内容を示す模式第６図は
アドレス発生回路ブロック図、第７図はアドレス発生回
路の動作説明図、第８図は本発明の他の実施例ブロック
図である。
１・・・ＣＰＵ、 ２・・・システムバ
ス、３・・・データ記録領域、
４・・・チェックコード記録領域、
５．７・・・メモリカード、
６．９・・・誤り検定手段、 ８・・・メモリ、１５・
・・パリティ生成回路、
１６・・・アドレス変換回路、
１７・・・パリティ検定回路、
２０・・・メモリカード、
２４・・・アドレス発生回路、
３５・・・メモリ、 ３６・・・メモリカー
ド、３７・・・挿入検出回路、
４０・・・パリティ生成回路、
４４・・・パリティ検定回路。
不光明０犀理聞
第１図1 and 2 are diagrams of the principle of the present invention, FIG. 3 is a block diagram of an embodiment of the present invention, FIG. 4 is a schematic diagram of a parity information recording address and a parity bit position calculation method, and FIG. 5 is an address X' FIG. 6 is a schematic diagram showing the contents of F6', and FIG. 7 is a block diagram of the address generation circuit. FIG. 7 is an explanatory diagram of the operation of the address generation circuit. FIG. 8 is a block diagram of another embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... CPU, 2... System bus, 3... Data recording area, 4... Check code recording area, 5.7... Memory card, 6.9... Error verification means, 8 ...Memory, 15.
...Parity generation circuit, 16...Address conversion circuit, 17...Parity verification circuit, 20...Memory card, 24...Address generation circuit, 35...Memory, 36...Memory card, 37... Insertion detection circuit, 40... Parity generation circuit, 44... Parity verification circuit. Fukōmei 0 Sai Rimon Figure 1
Claims (2)
バス（２）と、内部をデータ記録領域（３）とチェック
コード記録領域（４）の二つの領域に使い分けるメモリ
カード（５）と、前記システムバス（２）とメモリカー
ド（５）の間に介装されチェックコードの付加とメモリ
の誤り検定を行う誤り検定手段（６）とを具備し、 ＣＰＵ（１）がメモリカード（５）にデータを書き込む
場合には、チェックコードを誤り検定手段（６）で生成
してメモリカード（５）のチェックコード記録領域（４
）に書き込み、 ＣＰＵ（１）がメモリカード（５）のデータを読み込む
場合には、メモリカード内のデータ記録領域（３）のビ
ット誤りを、チェックコード記録領域（４）に書き込ま
れているチェックコードを用いて、誤り検定手段（６）
でデータの読み込み時に検出し、システムバス（２）を
通してＣＰＵ（１）に誤りの発生を通知することを特徴
とするメモリ誤り検出方式。(1) A CPU (1), a system bus (2) connected to the CPU, and a memory card (5) whose interior is divided into two areas: a data recording area (3) and a check code recording area (4). , an error verification means (6) interposed between the system bus (2) and the memory card (5) for adding a check code and verifying errors in the memory; ), a check code is generated by the error verification means (6) and written to the check code recording area (4) of the memory card (5).
), and when the CPU (1) reads data from the memory card (5), it detects bit errors in the data recording area (3) in the memory card by checking the bit errors written in the check code recording area (4). Error verification method using code (6)
A memory error detection method characterized by detecting an error when reading data and notifying a CPU (1) of the occurrence of an error through a system bus (2).
バス（２）と、メモリカード（７）と、書き替え可能な
メモリ（８）と、前記システムバス（２）と前記メモリ
カード（７）及びメモリ（８）の間に介装されチェック
コードの付加とメモリの誤り検定を行う誤り検定手段（
９）とを具備し、 ＣＰＵ（１）がメモリカード（７）にデータを書き込む
場合には、チェックコードを誤り検定手段（９）で生成
して前記メモリ（８）に書き込み、 ＣＰＵ（１）がメモリカード（７）のデータを読み込む
場合には、メモリカード（７）のデータのビット誤りを
、前記メモリ（８）に書き込まれているチェックコード
を用いて、誤り検定手段（９）でデータの読み込み時に
検出し、システムバス（２）を通してＣＰＵ（１）に誤
りの発生を通知することを特徴とするメモリ誤り検出方
式。(2) A CPU (1), a system bus (2) connected to the CPU, a memory card (7), a rewritable memory (8), the system bus (2) and the memory card ( 7) and the memory (8), an error checking means (
When the CPU (1) writes data to the memory card (7), a check code is generated by the error verification means (9) and written to the memory (8), and the CPU (1) When reading the data on the memory card (7), the bit errors in the data on the memory card (7) are detected by the error checking means (9) using the check code written in the memory (8). A memory error detection method is characterized in that it is detected when an error is read, and the CPU (1) is notified of the occurrence of an error through a system bus (2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220373A JPH0268642A (en) | 1988-09-05 | 1988-09-05 | Memory error detecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220373A JPH0268642A (en) | 1988-09-05 | 1988-09-05 | Memory error detecting system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268642A true JPH0268642A (en) | 1990-03-08 |
Family
ID=16750106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220373A Pending JPH0268642A (en) | 1988-09-05 | 1988-09-05 | Memory error detecting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268642A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101856913A (en) * | 2009-04-01 | 2010-10-13 | 精工爱普生株式会社 | Storage device, substrate, liquid container, system, data store control method |
| US8215734B2 (en) | 2009-04-01 | 2012-07-10 | Seiko Epson Corporation | Liquid consuming system, liquid consuming apparatus, liquid supply unit, and method of supervising a remaining amount of liquid contained in a liquid supply unit |
| US8230163B2 (en) | 2009-04-01 | 2012-07-24 | Seiko Epson Corporation | Memory device, host circuit, circuit board, liquid receptacle, method of transmitting data stored in a nonvolatile data memory section to a host circuit, and system including a host circuit and a memory device detachably attachable to the host circuit |
| US8291154B2 (en) | 2009-04-01 | 2012-10-16 | Seiko Epson Corporation | Memory device accepting write data and inverted write data from a host circuit |
| US8289788B2 (en) | 2009-04-01 | 2012-10-16 | Seiko Epson Corporation | System having a plurality of memory devices and data transfer method for the same |
| US8348377B2 (en) | 2010-05-25 | 2013-01-08 | Seiko Epson Corporation | Storage device, board, liquid container, method of receiving data which are to be written in data storage unit from host circuit, and system including storage device which is electrically connectable to host circuit |
| US8782326B2 (en) | 2009-04-01 | 2014-07-15 | Seiko Epson Corporation | Memory device and system including a memory device electronically connectable to a host circuit |
-
1988
- 1988-09-05 JP JP63220373A patent/JPH0268642A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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