JPH03263148A - Storage device - Google Patents
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- JPH03263148A JPH03263148A JP2063020A JP6302090A JPH03263148A JP H03263148 A JPH03263148 A JP H03263148A JP 2063020 A JP2063020 A JP 2063020A JP 6302090 A JP6302090 A JP 6302090A JP H03263148 A JPH03263148 A JP H03263148A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関し、特に誤り訂正機能を有する記
憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a storage device, and particularly to a storage device having an error correction function.
近年の記憶装置、特にＦＲＯＭを内蔵した記憶装置に対
しては、例えばこれが適用される自動車制御分野におい
て、使用されるデータに高信頼性が要求されている。し
かし一般にＦＲＯＭの構造上から記憶データが消失する
場合があり、読出したデータに誤りが発生する事が起こ
る。従って発生するデータの誤りピットを訂正する回路
が必要になっている。In recent years, storage devices, especially storage devices incorporating FROM, are required to have high reliability in the data used, for example, in the field of automobile control to which they are applied. However, due to the structure of FROM, stored data may generally disappear, and errors may occur in read data. Therefore, there is a need for a circuit to correct the error pits in the data that occur.
第９図に従来の誤り訂正回ｌ１ｉｌ！を内蔵した記憶装
置のブロック図を示す。アドレス信号ＡＯ−Ａ １５は
外部から入力され、アドレスバッファ回路２を介して、
データビットセル部ｌｘ、検ｆピッ）−１＝ル部１２Ｂ
、Ｙデコーダ１３Ｂ、Ｘデコーダ１４Ｂを備えた記憶部
１Ｂに入力される。リード信号ＲＤはロウレベル′Ｏ“
の時記憶部ＩＢに対するデータの読出しを指示する。ラ
イト信号ｗｈはロウレベル”＆ ｇ ＃の時記憶部ＩＢ
に対するデータ書込みを指示する。FIG. 9 shows the conventional error correction circuit l1il! A block diagram of a storage device with a built-in storage device is shown. Address signal AO-A 15 is input from the outside and passes through address buffer circuit 2.
Data bit cell section lx, test f pip) -1 = l section 12B
, Y decoder 13B, and X decoder 14B. Read signal RD is low level 'O''
Instructs to read data from the storage unit IB. When the write signal wh is at low level &g #, the memory unit IB
Instructs to write data to.
データＤＴｔｓＤＴｏｔ！データ入出力パッファ回Ｗ！
４を介して入出力され、このデータ入出力バッファ４は
リード信号ＲＤが′０“の特出カバ。Data DTtsDTot! Data input/output puffer times W!
This data input/output buffer 4 is a special cover when the read signal RD is '0'.
ファ回路として動作しデータＤＴｏを出力し、ライト信
号ＷＲが１０“の特大カバ、ファ回路として動作しデー
タＤＴＸを入力する。It operates as a FA circuit and outputs data DTo, and operates as an oversized cover with a write signal WR of 10'' and inputs data DTX.
次に、記憶部１．へのデータの書込みについて説明する
。Next, storage unit 1. We will explain how to write data to .
アドレス信号ＡＯ−Ａ１５はアドレスバッファ回路２を
介して記憶部ｌＢへ入力されＹデコーダ１３Ｂ、ｘデコ
ーダ１４Ｂによりデータビットセル部１１のアドレスが
指定される。ライト信号ＷＲ１−’０“にし外部からの
データＤＴ■を入力すると、データ入出カバ、ファ回路
４を介して指定されたアドレスにデータが書込まれる。Address signal AO-A15 is input to storage section 1B via address buffer circuit 2, and the address of data bit cell section 11 is designated by Y decoder 13B and x decoder 14B. When the write signal WR1-'0'' is set and external data DT2 is input, data is written to the specified address via the data input/output cover and the input/output circuit 4.
ここで、データＤＴ、、ＤＴｏは８ビ、トとし、また記
憶部ＩＢは、データビットセル部１１に対して、入力さ
れた８ピツト（１バイト）のデータＤＴＩを４バイト（
３２ビ、ト）分、順次横方向に書込み、この４バイト分
のデータに対応する６ビ、トの検査ビット（いわゆるハ
ミングコード）がこれら４バイト分のデータの横の検査
ビットセル部１２Ｂに自動的に書込まれる構成となって
いる。また、これら４バイト分のデータと検査と。Here, the data DT, , DTo are 8 bits, and the storage unit IB stores the input 8-pit (1 byte) data DTI in 4 bytes (
32 bits, g) are sequentially written in the horizontal direction, and 6 bits, g (so-called Hamming code) corresponding to these 4 bytes of data are automatically written to the test bit cell section 12B next to these 4 bytes of data. It is configured to be written as follows. Also, these 4 bytes of data and inspection.
トは同時に読出せる構成となっている。The configuration is such that both files can be read simultaneously.
次に、検査ビットの生成について説明する。Next, generation of check bits will be explained.
検査ビットの生成に使用するデータは記憶部ＩＢから一
度に読出せる４バイト分のデータ、つまりり
３２ビ、トのデー２でこれをＤｏ−Ｄ３１とすると、以
下のような論理式を用いて６ビツトの検査ビットを生成
する。検査ビットをＣＣｏ−ＣＣ５とすると、
ＣＣ０＝ＤＯ（ｉ）Ｄ５（ＥＩＤ６（ｉ）ＤＩＯｅＤｌ
３ｅＤｉ５ｅＤ１７ｅＤ２１ｅＤ２２ｅＤ２３
ｅＤ２７ｅＤ２８ｅＤ２９ｅＤ３１−（１）ＣＣ１＝Ｄ
ＯｅＤｌｅＤ７（ｉｌｌｌＤｌｌｅＤｌ ４ｅＤ１６ｅ
Ｄ１７ｅＤ１８（ｉｌｌＤ２２ｅＤ２４（ＥＩＤ２６ｅ
Ｄ２８ｅＤ２９（３１１１Ｄ３１−（２）ＣＣ２＝Ｄ１
ｅＤ２ｅＤ６ｅＤ８ｅＤ１２ｅＤＩ５ｅＤ１７（９Ｄ１
８ｅＤ１９ｅ）Ｄ２３ｅＤ２５ｅＤ２７ｅＤ２１Ｄ３０
−（３）ＣＣ３＝Ｄ２ｅＤ３ｅＤ７ｅＤ９（９ＤｌＯ（
ｉ３Ｄ１６ｅＤ１８ｅＤ１９ｅＤ２（ｌＤ２３
ｅＤ２４（９Ｄ２８ｅＤ２９ｅＤ３０ ・＋４）ＣＣ４
＝Ｄ３ｅＤ４ｅＤ８ｅＤｌ １ｅＤ１３ｅＩ）１５ｅＤ
１９ｅＤ２０ｅＤ２１ｅＤ２４
ｅＩ）２ｓｅＤ２６ｅＩ）３０ｅＩ）３１−（５）ＣＣ
５＝Ｄ４ｅＤ５ｅＤ９ｅＤ１１ｅＤ１２ｅＤ１４ｅＤ２
０ｅＤ２１（ＥＩＤ２２ｅＤ２５■Ｄ２６■Ｄ２７■Ｄ
３０■Ｄ３１・・・（６）となる。前述論理式における
１■“は排他的論理利金意味する。The data used to generate the check bits is 4 bytes of data that can be read at a time from the storage unit IB, that is, 32 bits.If this is Do-D31, then use the following logical formula. Generate 6 check bits. If the check bits are CCo-CC5, CC0=DO(i)D5(EID6(i)DIOeDl
3eDi5eD17eD21eD22eD23 eD27eD28eD29eD31-(1) CC1=D
OeDleD7(illllDlleDl 4eD16e
D17eD18(illD22eD24(EID26e
D28eD29 (3111D31-(2) CC2=D1
eD2eD6eD8eD12eDI5eD17 (9D1
8eD19e)D23eD25eD27eD21D30
-(3) CC3=D2eD3eD7eD9(9DlO(
i3D16eD18eD19eD2 (LD23 eD24 (9D28eD29eD30 ・+4) CC4
=D3eD4eD8eDl 1eD13eI)15eD
19eD20eD21eD24 eI) 2seD26eI) 30eI) 31-(5) CC
5=D4eD5eD9eD11eD12eD14eD2
0eD21 (EID22eD25■D26■D27■D
30■D31...(6). 1'' in the above logical formula means exclusive logical interest rate.
この検査ビットは、排他的論理和デー）（ＥＸＯＲ）を
使用することにより容易に生成することができ、４バイ
ト分のデータと共に外部から入力される。This check bit can be easily generated by using exclusive OR data (EXOR), and is input from the outside together with 4 bytes of data.
次に、記憶部ｌＢからのデータの出力について説明する
。Next, the output of data from the storage unit IB will be explained.
第１０図は誤り訂正回路の詳細な回路図である。FIG. 10 is a detailed circuit diagram of the error correction circuit.
記憶部ＩＢから読出された４ノ（イト分のデータＤＯ−
Ｄ３１と６ビツトの検査ビットＣＣｏ−ＣＣｓは誤り訂
正回路５に入力され、この入力された４バイト３２ビツ
トのデータＤＯ−Ｄ３１にビットの誤りが発生していた
場合には検査ビ、）ＣＣＱ〜ＣＣ５によって訂正され、
誤り訂正をした３２ビ、トのデータＣＤｏ〜ＣＤ３１を
出力する。Data DO- for 4 nodes (items) read from storage unit IB
D31 and the 6-bit check bit CCo-CCs are input to the error correction circuit 5, and if a bit error has occurred in the input 4-byte 32-bit data DO-D31, the check bit CCQ~ Corrected by CC5,
It outputs error-corrected 32-bit data CDo to CD31.
次に、誤り訂正回路５の動作について説明する。Next, the operation of the error correction circuit 5 will be explained.
記憶部ＩＢから読出されたデータＤｏ−Ｄ３１とその検
査ピッ）ＣＣＯ〜ＣＣｓの合計３８ビツトのデータは、
各線の交差部の○（丸）印（接続点を意味する）を介し
て、ＥＸＯＲＧＥ １−ＧＥｅに入力する。A total of 38 bits of data Do-D31 and its test bits) CCO to CCs read from the storage unit IB are as follows:
Input to EXORGE 1-GEe via the circle mark (meaning a connection point) at the intersection of each line.
各ＥＸＯＲＧＥ １〜ＧＥ６にはそれぞれ１５ビ、トの
データが入力され、これらの出力は例えばＥＸＯＲＧＥ
１Ｏ出力は、Ｄ（ｌＤ５ｅＤ１３Ｄｌ。15 bits of data is input to each EXORGE 1 to GE6, and these outputs are, for example,
1O output is D(lD5eD13Dl.
ｅＤ１３■ＤＩ５ｅＤ１７ｅＤ２１ｆ１３１１１Ｄ２２
ｅＤ２３ｅＤ２７ｅＤ２８ｅＤ２９ｅＤ３１ｅＣＣＯと
なる。eD13■DI5eD17eD21f13111D22
eD23eD27eD28eD29eD31eCCO.
ＥＸＯＲＧＥ １−ＧＥｓは入力されたデータＤＯ〜Ｄ
３１と検査ビットＣＣＯ〜ＣＣｓによってそれぞれのビ
ットに対応するＡＮＤゲーデーム２１〜ＧＡ５２に誤り
が発生したことを伝える。EXORGE 1-GEs are input data DO~D
31 and check bits CCO to CCs inform the AND games 21 to GA 52 corresponding to the respective bits that an error has occurred.
ＡＮＤゲーデーＡ２１−ＧＡ５２にはＥＸＯＲＧＥＩ−
ＧＥ６． イ：、ｙＡ−夕ＩＶＩ Ｏ〜ＩＶ１６の１２
出力のうち○印で示された６人力が入力され、例えば（
ＡＮＤゲーデーム２１の出力）＝（ＧＥｌの出力）＊（
ＧＥ２の出力）＊（ＩＶＩ３（Ｄ出力）＊（ＩＶＩ ２
の出力）＊（ＩＶＩ １（Ｄ出力）＊（ＩＶｔｏの出力
）となる、この論理式における１＊“は論理積を表す。AND Gameday A21-GA52 has EXORGEI-
GE6. A:, yA-Evening IVI O-IV16-12
Of the outputs, the 6 manpower indicated by ○ marks are input, for example (
AND game 21 output) = (GEl output) * (
GE2 output) * (IVI3 (D output) * (IVI 2
1*" in this logical formula represents a logical product.
これらＡＮＤゲーデーＡ２１−ＧＡ５２の出力は誤り訂
正するＥＸＯＲＧＥ７〜ＧＥ３８でデータの反転（つま
り訂正）を行ない、誤り訂正をしたデータＣＤ０−ＣＤ
３１として出力する。もちろん誤りが発生していない場
合は訂正は行なわれず、入力されたデータＤｏ−Ｄ３１
がそのまま訂正されたデータＣＤＯ〜ＣＤ３１として出
力される。The outputs of these AND gates A21-GA52 are inverted (that is, corrected) by error-correcting EXORGE7-GE38, and the error-corrected data CD0-CD
Output as 31. Of course, if no error has occurred, no correction is made and the input data Do-D31
is output as is as corrected data CDO to CD31.
例えば３２ビツトのデータＤＯ〜Ｄ３１として’ｏｏｏ
ｏｏｏｏｏ ｏｏｏｏｏｏｏｏ ｏｏｏｏｏｏｏ。For example, 'ooo' as 32-bit data DO~D31
ooooooooooooooooooooooo.
ｏｏｏｏｏｏｏｏ“と検査ビ、） ＣＣＯ−ＣＣ５とし
て’ｏｏｏｏｏｏ“とが記憶部ＩＢに書込まれた場合を
仮定する。記憶部１８より続出されたデータＤｏ−Ｄ３
１がゝ１０００００００００００００００ｏｏｏｏｏｏ
ｏｏ ｏｏｏｏｏｏｏｏ“のようにＯビット目が１１“
に誤っていた場合に、ＥＸＯＲＧＥｌ、Ｇ旦２がビット
０に誤りが発生し友としてＡＮＤゲーデー２１に伝えそ
の出力が１１＃となる。Assume that 'oooooooo' is written in the storage unit IB as CCO-CC5. Data Do-D3 successively output from the storage unit 18
1 is 1000000000000000oooooo
oo ooooooooo” where the O bit is 11”
If there is an error in bit 0 of EXORGel and Gdan2, the error is transmitted to AND game 21 as a friend, and its output becomes 11#.
ＥＸＯＲ，ＧＥ７はＯビットの１１″１＆：１０″に反
転（訂正）してデータが出力されＯビットを訂正された
データＣＤＱ〜ＣＤ３１はｏｏｏｏｏｏｏｏ。EXOR, GE7 inverts (corrects) the O bit to 11''1&:10'' and outputs the data, and the data CDQ to CD31 with the O bit corrected are ooooooooo.
ｏｏｏｏｏｏｏｏ ｏｏｏｏｏｏｏｏ ｏｏｏｏｏ
ｏｏｏ“として出力される。上述のような誤りが発生し
ていない場合は、ＥＸＯＲＧＥｌ、ＧＥ２が一０〃のま
までＡＮＤゲーデーＥ７の出力も１０“であるので、入
力されたデータＤＯ−Ｄ３１がそのままデータＣＤｏ〜
ＣＤ３１として出力される。ooooooooooooooooooooooooo
ooo". If the above-mentioned error has not occurred, EXORGel and GE2 remain at 10, and the output of AND game E7 is also 10", so the input data DO-D31 is Data CDo as it is ~
It is output as CD31.
出力されたデータＣＤ０−ＣＤ３１はマルチプレクサ７
に入力されデータ入出力バッファ回路４を介して８ビツ
トずつ出力される。The output data CD0-CD31 is sent to multiplexer 7
The data is input to the data input/output buffer circuit 4 and outputted in 8-bit units.
上述した従来の記憶装置は、４バイト分のデータをデー
タビットセル部１１に書込むと共にこれらデータの検査
ビットを検査とットセル部１２Ｂに書込み、これら４バ
イト分のデータと検査ビットとにより誤り訂正を行う構
成となっているので、自動車制御等の高信頼性が要求さ
れる分野に対してはこの誤り訂正機能は必要であるが、
特に高信頼性が要求されない分野に対しては誤り訂正機
能は不要であシ、この分野では検査ビットがないために
検査ビットセル部１２Ｂが無用な本のになってしまうと
いう欠点がある。The above-mentioned conventional storage device writes 4 bytes of data into the data bit cell section 11 and writes check bits of these data into the check bit cell section 12B, and performs error correction using these 4 bytes of data and check bits. This error correction function is necessary for fields that require high reliability, such as automobile control.
Especially in fields where high reliability is not required, an error correction function is not necessary, and in this field there is a drawback that the check bit cell section 12B becomes useless because there is no check bit.
本発明の目的は、誤り訂正機能が不要な分野で使用する
場合でも記憶部の記憶領域を効率よく使用することがで
きる記憶装置を提供することにある。An object of the present invention is to provide a storage device that can efficiently use the storage area of a storage unit even when used in a field where an error correction function is not required.
本発明の記憶装置は、データビットセル部及び検査ビッ
トセル部を備え、誤り訂正動作モードのとき、内部のア
ドレス信号に従って、書込み動作時には入力される所定
ビット単位のデータを複数単位順位前記データビットセ
ル部へ書込むと共にこれら複数単位のデータに対する検
査ビットを前記検査ビットセル部へ書込み、読出し動作
時には前記複数単位のデータ及び検査ビットを同時に読
出し、誤り訂正不要モードのとき、前記内部のアドレス
信号に従って、書込み動作時には入力される所定ビット
単位のデータを前記データビットセル部及び検査ビット
セル部へ書込み、読出し動作時には前記データビットセ
ル部の複数単位のデータを同時に、前記検査ビットセル
部のデータを所定の単位で読出す記憶部と、前記データ
ビットセル部からの複数単位のデータと前記検査ビット
セル部からの検査ビットとを人力し前記データビ。The storage device of the present invention includes a data bit cell section and a check bit cell section, and when in an error correction operation mode, data in a predetermined bit unit, which is input during a write operation, is sent to the data bit cell section in a plurality of unit order according to an internal address signal. At the same time as writing, test bits for these plural units of data are written to the test bit cell section, and during a read operation, the plural units of data and test bits are read simultaneously, and in an error correction unnecessary mode, a write operation is performed according to the internal address signal. A memory for writing data in a predetermined bit unit that is sometimes input into the data bit cell section and the test bit cell section, and in a read operation, simultaneously reading data in a plurality of units of the data bit cell section and reading data in the test bit cell section in a predetermined unit. A plurality of units of data from the data bit cell section and check bits from the test bit cell section are manually input into the data bit cell section.
トセル部からの複数単位のデータに対し誤り訂正を行い
出力する誤シ訂正回路と、前記データビ。an error correction circuit that performs error correction on a plurality of units of data from the data cell unit and outputs the error correction circuit; and the data bit.
トセル部からの複数単位のデータ、前記検査と。a plurality of units of data from the tosel unit, and the above-mentioned inspection.
トセル部からの所定の単位のデータ及び前記誤り訂正回
路からの複数単位のデータを入力し、前記誤り訂正動作
モードのときは前記誤り訂正回路からの複数単位のデー
タを所定ビット単位ずつ順次出力し、前記誤り訂正不要
モードのときは前記データビットセル部からの複数単位
のデータ及び前記検査ビットセル部からの所定の本位の
データを所定ビット単位ずつ順次出力する出力データ切
換回路と、外部からのアドレス信号を入力し前記内部の
アドレス信号を出力するアドレス切換回路とを有してい
る。A predetermined unit of data from the error correction circuit and a plurality of units of data from the error correction circuit are input, and in the error correction operation mode, the plurality of data units from the error correction circuit are sequentially output in predetermined bit units. , an output data switching circuit that sequentially outputs a plurality of units of data from the data bit cell section and predetermined basic data from the test bit cell section in predetermined bit units when in the error correction unnecessary mode; and an address signal from the outside. and an address switching circuit that inputs the internal address signal and outputs the internal address signal.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例を示すブロック図である
。FIG. 1 is a block diagram showing a first embodiment of the present invention.
この実施例は、データビットセル部１１．検査ビ、トセ
ル部１２．Ｙデコーダ１３．及びＸデコーダ１４を備え
、誤り訂正動作モードのとき、内部のアドレス信号ＡＤ
Ｏ〜ＡＤ１５に従って、薔込み動作時には入力される８
ビット単位（１バイ二足
ト）のデータを４バイト分順麓データビットセル部Ｉｆ
へ書込むと共にこれら４バイト分のデータに対する６ビ
ツトの検査ビットを検査ビットセル部１２へ書込み、読
出し動作時には４バイト分のデータＤｏ−Ｄ３１及び検
査ビ、）ＣＣＯ−ＣＣ７（ＣＣ６、ＣＣ７は空データ）
を同時に読出し、誤り訂正不要モードのとき、内部のア
ドレス信号ＡＤＯ〜ＡＤ１５に従って、書込み動作時に
は入力される８ビ、ト単位のデータをデータビットセル
部１１及び検査ビットセル部１２へ書込み、読出し動作
時にはデータビットセル部１１の４バイト分のデータを
同時に、検査ビットセル部１２のデータを８ピット単位
で読出す記憶部１と、８ピ、ト単位で外部からのデータ
ＤＴＩを記憶部ｌへ伝達し、出力データ切換回路６から
のデータＤＡＯ〜ＤＡ７を外部へ出力（ＤＴｏ）するデ
ータ入出カバ、ファ回路４と、データビットセル部１１
からの４バイト分のデータＤＯ〜Ｄ３１と検査ビ、トセ
ル部１２からの検査ビットＣＣｏ−ＣＣ７とを入力しデ
ータＤｏ−Ｄ３１に対し誤り訂正を行い出力する誤り訂
正回路５と、データビットセル部１１からの４バイト分
のデータＤＯ−Ｄ３１゜検査ビットセル部１２からの８
ビット単位のデータ（ＣＣＯ，ＣＣ７）及び誤り訂正回
路５からの４バイト分のデータＣＤｏ−ＣＤ３１を入力
しモード選択信号ＥＣＣ及び内部のアドレス信号ＡＤ□
、ＡＤｔ、ＡＤ１５（それぞれ外部からのアドレス信号
ＡＯ，ＡＩ、Ａ１５と同一）に従って誤シ訂正動作モー
ドのときは誤り訂正回路５からの４バイト分のデータＣ
ＤＯ〜ＣＤ３１を８ピット単位ずつ順次出力し、誤り訂
正不要モードのときはデータビットセル部１１からの４
バイト分のデ−タ及び検査ビットセル部１２からのデー
タを８ビット単位ずつ順次出力する出力データ切換回路
６と、外部からのアドレス信号ＡＯ〜Ａ１５ｔ−時保時
し出力するアドレスバッファ回路２と、このアドレスバ
ッファ回路２からのアドレス信号を入力し内部のアドレ
ス信号ＡＤＯ−ＡＤ１５を出力するアドレス切換回路３
とを有する構成となっている。In this embodiment, data bit cell section 11. Inspection part 12. Y decoder 13. and an X decoder 14, and when in the error correction operation mode, the internal address signal AD
According to O to AD15, 8 is input during the embedding operation.
4 bytes of data in bit units (1 byte)
At the same time, 6 bits of check bits for these 4 bytes of data are written to the check bit cell section 12, and during read operation, 4 bytes of data Do-D31 and check bits, )CCO-CC7 (CC6 and CC7 are empty data) )
When in the error correction unnecessary mode, 8-bit data input during write operation is written to the data bit cell section 11 and inspection bit cell section 12 according to internal address signals ADO to AD15, and during read operation, the data is read out simultaneously. A storage section 1 reads out 4 bytes of data from the bit cell section 11 simultaneously and data from the test bit cell section 12 in units of 8 pits, and transmits data DTI from the outside in units of 8 pits to the storage section I and outputs the data. A data input/output cover that outputs data DAO to DA7 from the data switching circuit 6 to the outside (DTo), a fa circuit 4, and a data bit cell section 11
an error correction circuit 5 which inputs 4 bytes of data DO-D31 from the data bit cell section 12 and check bits CCo-CC7 from the data bit cell section 12, performs error correction on the data Do-D31, and outputs the error correction circuit 5, and a data bit cell section 11. 4 bytes of data from DO-D31゜8 from inspection bit cell section 12
Bit unit data (CCO, CC7) and 4-byte data CDo-CD31 from the error correction circuit 5 are input, and the mode selection signal ECC and internal address signal AD□ are input.
, ADt, and AD15 (same as address signals AO, AI, and A15 from the outside, respectively) in the error correction operation mode, 4-byte data C from the error correction circuit 5.
DO to CD31 are sequentially output in units of 8 pits, and in the error correction unnecessary mode, 4 bits from the data bit cell section 11 are output.
An output data switching circuit 6 that sequentially outputs byte worth of data and data from the test bit cell unit 12 in units of 8 bits, and an address buffer circuit 2 that stores and outputs address signals AO to A15t from the outside. An address switching circuit 3 which inputs the address signal from the address buffer circuit 2 and outputs an internal address signal ADO-AD15.
The structure has the following.
次に、この実施例の各部の詳細な構成及び動作について
説明する。Next, the detailed configuration and operation of each part of this embodiment will be explained.
記憶部ｌの内部は第２図（ａ） 、 （ｂ）に示すよう
な構成となっていて、データアドレス”ｏｏｏｏ“Ｈ番
地から”７ＦＦＦ＃ Ｈ番地まで３２．７６８バイトの
データを格納するデータビットセル部１１と、誤り訂正
動作モード時、横方向４バイト（３２ビ、ト）分のデー
タに対する１バイト（８ビ、ト）構成の検査ビットを格
納する検査ビットセル部１２が設けられている。The inside of the storage unit l has a configuration as shown in FIGS. 2(a) and 2(b), and stores 32.768 bytes of data from data address "oooo" address H to address "7FFF#H". A bit cell section 11 and a check bit cell section 12 are provided for storing check bits of 1 byte (8 bits, t) for data of 4 bytes (32 bits, t) in the horizontal direction in the error correction operation mode.
アドレス切換口！ｉｉｉ！Ｉ３及び出力データ切換回路
６の内部は第３図及び第４図に示すような構成となって
いる。Address switching port! iii! The internal structure of I3 and output data switching circuit 6 is as shown in FIGS. 3 and 4.
誤り訂正動作モードのときは、アドレスノ（ツファ回路
２からのアドレス信号ＡＯ〜Ａ１５のうち、’ｓ ｏ
ｏ ｏ“Ｈ番地以下の指定をアドレスＡ１５が１０＃の
ときにＩＶＩの出力でトランスフアゲ−）ＴＧ１４〜Ｔ
Ｇ２６を導通してアドレス信号Ａ２〜ＡｌＡをそのまま
ＡＤ２〜ＡＤ１４としてＹデコーダ１３に入力される。In the error correction operation mode, the address signal (among the address signals AO to A15 from the buffer circuit 2, 's o
o o"Transfer the specification below address H with the output of IVI when address A15 is 10#) TG14~T
G26 is made conductive and the address signals A2 to AlA are input to the Y decoder 13 as they are as AD2 to AD14.
４バイト分のデータが横方向に並んでいるので、アドレ
ス信号ＡＱ。Since 4 bytes of data are arranged horizontally, the address signal AQ.
ＡＩ （ＡＤＯ、ＡＤＺ ）を除い九アドレス信号ＡＤ
２〜ＡＤ１４で４バイト分のデータＤｏ−Ｄ３１と検査
ビ、）ＣＣＯ−Ｃ０５を同時に出力することができる。9 address signals AD except AI (ADO, ADZ)
2 to AD14, it is possible to output 4 bytes of data Do-D31 and inspection bits, )CCO-C05 at the same time.
出力された４バイト分のデータＤＯ−Ｄ３１と検査ビッ
トＣＣＯ〜ＣＣ５は誤り訂正回路５に入力され、従来例
と同様に誤り訂正が行なわれる。The outputted 4-byte data DO-D31 and check bits CCO to CC5 are input to the error correction circuit 5, where error correction is performed in the same manner as in the conventional example.
誤り訂正動作モード時にはモード選択信号ＦＣＣが′１
“であり、これとアドレス信号ＡＤＯ。In the error correction operation mode, the mode selection signal FCC is '1'.
", and this and the address signal ADO.
ＡＤＩ、ＡＤＩ５によりトランスフアゲ−）ＴＧ３１−
ＴＧ３４が選択され、誤り訂正回路５からのデータＣＤ
Ｏ〜ＣＤ３１はデータＤＡＯ−ＤＡ７として順次出力さ
れる。出力データ切換回路１０７から出力されたデータ
（ＤＡＯ〜ＤＡ７）はデータ入出力７２７７回路４を介
して外部へ出力（ＤＴｏ）される。Transferred by ADI, ADI5) TG31-
TG34 is selected and the data CD from the error correction circuit 5 is
O to CD31 are sequentially output as data DAO to DA7. The data (DAO to DA7) output from the output data switching circuit 107 is output (DTo) to the outside via the data input/output 7277 circuit 4.
次に、誤り訂正不要モードの場合（モード選択信号ＥＣ
Ｃが％％ｏ／／）について説明する。Next, in case of error correction unnecessary mode (mode selection signal EC
C is %%o//).
この場合、記憶部ｌは、検査ビットセル部１２を通常の
データビットを格納するデータビットセル部と同様に使
用し、４０にバイト（データビ。In this case, the storage section 1 uses the test bit cell section 12 in the same way as a data bit cell section for storing normal data bits, and stores 40 bytes (data bits).
トセル部１２の３２にバイト検査ビットセル部１２の８
にバイト）のメモリとなり、データビットのアドレスは
’８０００“Ｈ番地以降’９ＦＦＦ“Ｈ番地までとなり
、また検査ビットＣＣｏ−ＣＣ６では使用しなかったＣ
Ｃ６、ＣＣ７のセルも使用して８ビツトデータとし、全
４８ビツトのデータを横方向に並べた構成となる。8 of the byte check bit cell section 12 is set to 32 of the bit cell section 12.
The data bit address is from address '8000'H to address '9FFF'H, and the unused C
Cells C6 and CC7 are also used to create 8-bit data, resulting in a configuration in which all 48-bit data is arranged horizontally.
記憶部ｌから出力されたデータＤＯ−Ｄ３１゜ＣＣＯ〜
ＣＣ７は出力データ切換回路６に入力され、モード選択
信号ＥＣＣはゝ０“であるので、これとアドレス信号Ａ
ＤＯ、ＡＤＩ 、ＡＤＩ５とによりトランスフアゲ−）
ＴＧ２７〜ＴＧ３０が選択されｏ ｏ ｏ ｏ“Ｈ番地
から’％７ＦＦＦ＃Ｈ番地までの指定されたデータＤＯ
〜Ｄ３１が出力データＤＡＱ−ＤＡ７として出力される
。Data DO-D31°CCO~ output from storage unit l
CC7 is input to the output data switching circuit 6, and since the mode selection signal ECC is "0", this and the address signal A
Transfer game by DO, ADI, ADI5)
TG27 to TG30 are selected and the specified data DO from address H to address '%7FFF#H
~D31 are output as output data DAQ-DA7.
次に、“８０００“Ｈ番地以降のデータを指定した場合
について説明する。Next, a case will be described in which data from address "8000"H onward is specified.
ゝゝ８０００“Ｈ番地以降のデータを格納している検査
ビットセル部１２のアドレスは、データビットセル部１
１のアドレスが４番地単位で横方向の各列の座標の制御
を行なうのに対し、アビ２フ１番地単位で座標の制御を
行なわなければならないので、Ｙデコーダ１３に入力す
るアドレス信号ＡＤ２〜ＡＤ１４を、アドレス切換回路
３において、’８０００” Ｈ番地以降を指定した時、
つまりＡＤＩ ５＝ ’ｌ“によって選ばれるトランス
ファゲートＴＧＩ−ＴＧ１３でアドレス信号ＡＯ〜Ａ１
２を２ビツトシフトさせて入力する。The address of the test bit cell section 12 storing data from address 8000"H onwards is the data bit cell section 1.
Address 1 controls the coordinates of each column in the horizontal direction in units of 4 addresses, whereas the coordinates must be controlled in units of 1 address in Avi 2F. When AD14 is specified at address '8000' H or later in address switching circuit 3,
In other words, the transfer gates TGI-TG13 selected by ADI5='l'' are used for address signals AO to A1.
2 is shifted by 2 bits and input.
このアドレス信号ＡＤ２〜ＡＤ１４によりて指定され出
力されたアドレスの検査ビットセル部１２のデータＣＣ
ｏ−ＣＣ７は出力データ切換回路６に入力され、’８０
００“Ｈ番地以降を指定した時のＡＤ１５＝’ｌ“によ
ってトランスフアゲ−）ＴＧ３５が選択され、データＤ
ＡＯ−ＤＡ７として出力される。つまり、アドレス信号
ＡＯ−Ａ１５を２ビ、トシフトさせることにより、座標
を制御するＹデコーダ１３．Ｘデコーダ１４を両モード
で共用でき、デバイスレイプウドに容易な矩形の構成が
とれ、検査ビットセル部１２をデータビットセルとして
使用することができる。Data CC of the check bit cell section 12 at the address specified and output by the address signals AD2 to AD14.
o-CC7 is input to the output data switching circuit 6, and '80
When AD15='l' is specified when address 00"H or later is specified, transfer game) TG35 is selected, and data D
It is output as AO-DA7. In other words, the Y decoder 13. which controls the coordinates by shifting the address signal AO-A15 by 2 bits. The X decoder 14 can be shared in both modes, a rectangular configuration that is easy for device layout can be taken, and the test bit cell section 12 can be used as a data bit cell.
第５図は本発明の第２の実施例を示すブロック図である
。FIG. 5 is a block diagram showing a second embodiment of the present invention.
この実施例は、記憶部ｌＡ′ｆｒ第６図に示すような構
成とし友もので、データビットセル部１１Ａは、８ビッ
ト単位のデータを横方向に２単位の配列とし、またアド
レスの最上位を”３ＦＦＦ＃）（とじている。In this embodiment, the storage section lA'fr has a configuration as shown in FIG. ”3FFF#) (closed.
第７図及び第８図はそれぞれこの実施例のアドレス切換
回路３ム及び出力データ切換回路６Ａの具体例を示す回
路図であシ、記憶部ＩＡの構成が単純化されメモリ容量
が少なくなった分、これら回路も単純化されている。7 and 8 are circuit diagrams showing specific examples of the address switching circuit 3M and output data switching circuit 6A of this embodiment, respectively, and the structure of the storage section IA is simplified and the memory capacity is reduced. These circuits are also simplified.
この実施例の基本動作及び効果は第１の実施例と同様で
ある。The basic operation and effects of this embodiment are similar to those of the first embodiment.
以上説明したように本発明は、誤り訂正動作モード時に
は従来例と同様に、記憶部の検査ビットセル部に検査ビ
ットを書込み、記憶部のデータビットセル部から同時に
読出された複数単位のデータに対し検量ビットで誤り訂
正を行って出力し、誤り訂正不要モード時には、検査ビ
ットセル部のアドレスを指定してこの検量ビットセル部
にも通常のデータを書込み、また書込まれたデータを読
出す構成とすることにより、誤り訂正機能を必要としな
い分野で使用する場合、検査とットセル部も通常のデー
タの書込み、読出しに使用できるので、記憶部の記憶領
域を効率よく使用することができる効果がある。As explained above, in the error correction operation mode, the present invention writes test bits to the test bit cell section of the storage section in the same way as in the conventional example, and calibrates multiple units of data read simultaneously from the data bit cell section of the storage section. Error correction is performed on the bits and output, and when the error correction is not required mode, the address of the test bit cell section is specified, normal data is written to this calibration bit cell section, and the written data is read out. Therefore, when used in a field that does not require an error correction function, the test and cell sections can also be used for normal data writing and reading, resulting in the effect that the storage area of the storage section can be used efficiently.
第１図は本発明の第１の実施例を示すブロック図、第２
図、第３図、第４図はそれぞれ第ｉａに示された実施例
の記憶部、アドレス切換回路、出力データ切換回路の具
体的な内部構成を示すプロ、り図及び回路図、第５図は
本発明の第２の実施例を示すプロ、り図、第６図、第７
図、第８図はそれぞれ第５図に示された実施例の記憶部
、アドレス切換回路、出力データ切換回路の具体的な内
部構成を示すプロ、り図及び回路図、第９図及び〜６７
．６０ム〜６７Ａ・・−・・・切換回路、Ｇ／ｋｌ〜Ｇ
Ａ５２・・・・・・ＡＮＤゲート、ＧＥＩ−ＧＥ３８・
−・・・排他的論理和ゲート（ＥＸＯＲ）、ＩＶｌ−Ｉ
Ｖｌ５・・・・・・インバータ、ＴＧｌ−ＴＧ６６・・
・・−・トランスファゲート。FIG. 1 is a block diagram showing a first embodiment of the present invention;
Figures 3 and 4 are a schematic diagram and a circuit diagram showing the specific internal configurations of the storage section, address switching circuit, and output data switching circuit of the embodiment shown in section ia, respectively. 6 and 7 are professional diagrams showing the second embodiment of the present invention.
8 are a program diagram and a circuit diagram showing the specific internal configurations of the storage section, address switching circuit, and output data switching circuit of the embodiment shown in FIG. 5, and FIGS. 9 and 67, respectively.
．． 60mm~67A...Switching circuit, G/kl~G
A52...AND gate, GEI-GE38.
---Exclusive OR gate (EXOR), IVl-I
Vl5...Inverter, TGl-TG66...
...--Transfer gate.
Claims (1)
誤り訂正動作モードのとき、内部のアドレス信号に従っ
て、書込み動作時には入力される所定ビット単位のデー
タを複数単位順位前記データビットセル部へ書込むと共
にこれら複数単位のデータに対する検査ビットを前記検
査ビットセル部へ書込み、読出し動作時には前記複数単
位のデータ及び検査ビットを同時に読出し、誤り訂正不
要モードのとき、前記内部のアドレス信号に従って、書
込み動作時には入力される所定ビット単位のデータを前
記データビットセル部及び検査ビットセル部へ書込み、
読出し動作時には前記データビットセル部の複数単位の
データを同時に、前記検査ビットセル部のデータを所定
の単位で読出す記憶部と、前記データビットセル部から
の複数単位のデータと前記検査ビットセル部からの検査
ビットとを入力し前記データビットセル部からの複数単
位のデータに対し誤り訂正を行い出力する誤り訂正回路
と、前記データビットセル部からの複数単位のデータ、
前記検査ビットセル部からの所定の単位のデータ及び前
記誤り訂正回路からの複数単位のデータを入力し、前記
誤り訂正動作モードのときは前記誤り訂正回路からの複
数単位のデータを所定ビット単位ずつ順次出力し、前記
誤り訂正不要モードのときは前記データビットセル部か
らの複数単位のデータ及び前記検査ビットセル部からの
所定の単位のデータを所定ビット単位ずつ順次出力する
出力データ切換回路と、外部からのアドレス信号を入力
し前記内部のアドレス信号を出力するアドレス切換回路
とを有することを特徴とする記憶装置。 ２、アドレス切換回路から出力される内部のアドレス信
号の誤り訂正モード時及び誤り訂正不要モード時の切換
えが外部からのアドレス信号の所定のビットにより制御
され、出力データ切換回路の前記誤り訂正動作モード時
及び誤り訂正不要モード時の動作の切換えが前記外部か
らのアドレス信号の所定のビットとモード選択信号とに
より制御されるようにした請求項１記載の記憶装置。[Claims] 1. Comprising a data bit cell section and a test bit cell section,
In the error correction operation mode, according to an internal address signal, data in predetermined bit units input during a write operation is written into the data bit cell section in a plurality of unit orders, and check bits for these plurality of data units are written into the test bit cell section. During write and read operations, the plurality of units of data and check bits are simultaneously read out, and when in error correction unnecessary mode, predetermined bit units of data input during write operations are transferred to the data bit cell section and the check bit cell according to the internal address signal. write to the department,
a storage section that simultaneously reads a plurality of units of data from the data bit cell section and data from the test bit cell section in a predetermined unit during a read operation; an error correction circuit that inputs a bit and performs error correction on a plurality of units of data from the data bit cell section and outputs the error correction circuit; and a plurality of units of data from the data bit cell section;
A predetermined unit of data from the test bit cell section and a plurality of units of data from the error correction circuit are input, and when in the error correction operation mode, the plurality of data units from the error correction circuit are sequentially input in predetermined bit units. an output data switching circuit that sequentially outputs a plurality of units of data from the data bit cell section and a predetermined unit of data from the test bit cell section in predetermined bit units when the error correction is not required mode; 1. A storage device comprising: an address switching circuit that inputs an address signal and outputs the internal address signal. 2. Switching of the internal address signal output from the address switching circuit between the error correction mode and the error correction unnecessary mode is controlled by a predetermined bit of the external address signal, and the error correction operation mode of the output data switching circuit is controlled. 2. The storage device according to claim 1, wherein switching of the operation in the error correction unnecessary mode is controlled by a predetermined bit of the external address signal and a mode selection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063020A JP2647989B2 (en) | 1990-03-13 | 1990-03-13 | Storage device |
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| JPH03263148A true JPH03263148A (en) | 1991-11-22 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302226A (en) * | 1994-05-02 | 1995-11-14 | Nec Corp | Memory illegal access detection circuit |
| JP2008084052A (en) * | 2006-09-28 | 2008-04-10 | Nec Electronics Corp | Semiconductor memory device |
| JP2010086523A (en) * | 2008-10-01 | 2010-04-15 | Samsung Electronics Co Ltd | Secure memory interface |
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- 1990-03-13 JP JP2063020A patent/JP2647989B2/en not_active Expired - Lifetime
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| JP2647989B2 (en) | 1997-08-27 |
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