JPS6252649A - Hard error detector for memory element - Google Patents

Abstract

PURPOSE:To make a checking-only memory unnecessary and to simplify the constitution by writing and reading two types of data patterns with respect to all memory elements while the system is reset, comparing said patterns and detecting the hard error of the memory. CONSTITUTION:The titled detector operates only when the system at the time of turning on a system power source is reset. At this time, when a clock CL is transmitted to a control signal generator 12, first a '1' pattern data generator 14 operates, and writes data in a memory element to be inspected 11 through a three state buffer 19. Then a data comparator 16 compares the written data with data outputted from said memory 11, and a flip flop 17 latches them. This time, checking is conducted in the same manner through the use of a '0' pattern generator 15. When the memory is normal, an address generator 13 increments the address, and inspections '1' and '0' are conducted.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュタシステム等に於いて、メモリボ
ードに搭載して用いるメモリ素子のハードエラーを検出
するメモリ素子用ハードエラー検出装置に関するもので
ある。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a hard error detection device for memory elements that detects hard errors in memory elements mounted on memory boards in computer systems and the like. be.

〔従来の技術〕[Conventional technology]

第２図は、例えば米インテル社１９８４年版ＯＥＭシス
テム　ハンドブック（ＯＥ　Ｍ　５ｙｓｔｅｎＨａｎｄ
ｂｏｏｋ）　Ｐ　６−１〜Ｐ　６−２に記載された従来
のメモリ素子用ハードエラー検出装置を示すブロック図
であり、図において１は被検査用メモリ素子としてのデ
ータ記憶用メモリ素子、２はパリティチェックのための
パリティビットを記憶するパリティビット記憶用メモリ
素子、３はパリティチェッカー／ジェネレータであって
、メモリライト時においてはデータ記憶用としての被検
査メモリ素子１に接続されたデータバス４を流れる情報
を参照してパリティビットをジェネレートした後にパリ
ティビット書込線５を介してパリティビット記憶用メモ
リ素子２にパリティ情報を書き込み、メモリリード時に
おいてはデータバス４とパリティビット記憶用メモリ素
子２に接続されたパリティビット続出線６に流れる情報
を参照することによりパリティチェックを行なう。７は
パリティチェッカー／ジェネレータ３に於いて判断され
たパティチェックの結果を記憶するフリップフロップで
ある。Figure 2 shows, for example, Intel's 1984 OEM System Handbook (OEM 5ystenHand).
1 is a block diagram showing a conventional hard error detection device for a memory element described in P. 6-1 to P. 6-2, in which 1 is a memory element for data storage as a memory element to be inspected, and 2 is a memory element for data storage as a memory element to be inspected. A parity bit storage memory element 3 stores a parity bit for parity checking, and 3 is a parity checker/generator, which uses a data bus 4 connected to the memory element 1 to be tested for data storage during memory writing. After generating a parity bit by referring to the flowing information, the parity information is written to the parity bit storage memory element 2 via the parity bit write line 5, and when reading the memory, the parity information is written to the parity bit storage memory element 2 and the data bus 4. The parity check is performed by referring to the information flowing to the parity bit continuation line 6 connected to the parity bit line 6 connected to the parity bit line 6. A flip-flop 7 stores the result of the parity check determined by the parity checker/generator 3.

次に動作について説明する。被検査メモリ素子１へのデ
ータ書込時においては、データバス４を流れる書込デー
タが有効になった時にバリティチチェッカー／ジェネレ
ータ３がジェネレータとして機能し、データバス４の内
容に対して対になったパリティビットをパリティビット
書込線５に出力する。そして、メモリ素子１ヘデータを
書込むと同時にそのパリティビットをパリティピント記
憶用メモリ素子２へ書込む。Next, the operation will be explained. When writing data to the memory element under test 1, when the write data flowing through the data bus 4 becomes valid, the validity checker/generator 3 functions as a generator, and writes a pair of data to the contents of the data bus 4. The resulting parity bit is output to the parity bit write line 5. Then, at the same time as writing the data to the memory element 1, the parity bit is written to the memory element 2 for storing parity pinto.

次に被検査メモリ素子１の読出動作時においては、被検
査メモリ素子１とパリティビット記憶用メモリ素子２を
同時に読出して、その出力をパリティチェッカとして機
能しているパリティチェッカ／ジェネレータ３へ供給す
ることにより、その出力の内容によって被検査メモリ素
子１に対するハードエラー発生の有無を判別し、その結
果をフリップフロップ７に記憶させる。Next, during a read operation of the memory element 1 to be tested, the memory element 1 to be tested and the memory element 2 for storing parity bits are simultaneously read, and the output thereof is supplied to the parity checker/generator 3 functioning as a parity checker. By doing so, it is determined whether or not a hard error has occurred in the memory element 1 to be tested based on the content of the output, and the result is stored in the flip-flop 7.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のメモリ素子用ハードエラー検出装置は以上のよう
に構成されているので、メモリライト動作及びメモリリ
ード動作時に常にパリティビットのジェネレート及びパ
リティチェックを行っていることから、その時間分だけ
メモリサイクルが低速化する。また、被検査メモリ素子
以外にパリティビット専用のメモリ素子も付加しなけれ
ばならず、これに伴なって多量の素子を搭載した大容量
メモリボードにおいては、そのコストや実装スペースに
大きな影響を与え、さらにはパリティチェックである為
、エラー検出率が１７２シかない等の問題点があった。Since the conventional hard error detection device for memory elements is configured as described above, it always generates a parity bit and performs a parity check during memory write and read operations, so the memory cycle is reduced by that time. becomes slower. In addition, in addition to the memory element to be tested, a memory element dedicated to parity bits must be added, which has a large impact on the cost and mounting space of large-capacity memory boards equipped with a large number of elements. Furthermore, since it is a parity check, there are problems such as an error detection rate of less than 172 seconds.

この発明は上記にように問題点を解消するためになされ
たちのぞ、メモリサイクルを高速化できるとともにチェ
ック専用のメモリ素子を必要とせず、これに伴なって安
価で大容量のメモリボードを構成でき、かつチェック時
には全ビットのエラーを検出することができるメモリ素
子用ハードエラー検出装置を得ることを目的とする。This invention was made to solve the above-mentioned problems. It is possible to speed up the memory cycle, eliminate the need for a memory element dedicated to checking, and thereby construct an inexpensive and large-capacity memory board. It is an object of the present invention to provide a hard error detection device for a memory element, which is capable of detecting errors in all bits at the time of checking.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係るメモリ素子用ハードエラー検出装置は、
システム立上時及びシステムリスタート時のシステム自
体がリセット状態にある間番；動作して、全メモリ素子
を対称に２種類のデータパターン“１”と“０”の書込
、続出を行なって比較することにより、メモリ素子のハ
ードエラーを検出するものである。The hard error detection device for memory elements according to the present invention includes:
During system startup and system restart, the system itself is in a reset state; it operates and writes two types of data patterns "1" and "0" to all memory elements one after another. Through comparison, hard errors in the memory element are detected.

〔作　用〕[For production]

この発明におけるメモリ素子用ハードエラー検出装置は
、パリティビットチェック用のメモリ素子を必要とせず
、また通常のメモリリードサイクル及びメモリライトサ
イクルには何も影響を与えずにハードエラーの検出が行
なえることから、メモリサイクルの高速化が実現できる
。The hard error detection device for memory devices according to the present invention does not require a memory device for parity bit checking, and can detect hard errors without affecting normal memory read cycles and memory write cycles. Therefore, faster memory cycles can be achieved.

さらに副作用としてシステムスタート時のメモリオール
クリアも必然的に実行されることになり、これに伴なっ
て従来のソフトウェアによるメモリクリアの作業が不要
になる。Furthermore, as a side effect, all memory will necessarily be cleared when the system starts, and the conventional memory clearing process using software becomes unnecessary.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の一実施例を図について説明する。第１
図において、１１はデータ記憶用の被検査メモリ素子、
１２はカウンタとデコーダから成るコントロール１言号
ジェネレータ、１３はカウンタから成るアドレスジェネ
レータ、１４はコントロール信号ジェネレータ１２から
の指示によりオール“１ｍパターンのデータを出力する
“ｌ”パターンデータジェネレータ、１５はコントロー
ル信号ジェネレータ１２からの指示によりオール“０”
パターンデータを出力する“０”パターンデータジェネ
レータ、１６は“１”パターンデータジェネレータ１４
もしくは″０”パターンデータジェネレータ１５から出
力されるデータと被検査メモリ素子１１から読出された
データを比較するデータコンパレータ、１７はデータコ
ンパレータ１６に於いて被検査メモリ素子１１のハード
エラーが検出されるとそれをラッチするフリップフロッ
プ、１８はコントロール信号ジェネレータ１２から出力
させる被検査メモリ素子１１に対するメモリリードコマ
ンド・メモリライトコマンドを用いて被検査メモリ素子
１１をドライブするスリーステートバッファ、１９はコ
ントロール信号ジェネレータ１２から出力される被検査
メモリ素子１１に対するアドレス信号を用いて被検査メ
モリ素子１１をドライブするスリーステートバッファ、
２０はアドレスジェネレータ２０から出力される被検査
メモリ素子１１に対するオール′１″もしくはオール“
０”のデータを用いて被検査メモリ素子１１をドライブ
するスリーステートバッファ、２１はこの装置を動作さ
せる為のクロック信号をコントロール信号ジェネレータ
１２へ供給するクロック信号線である。尚、スリーステ
ートバッファ１８．１９．２０はシステムがリセット状
態にある時だけ動作し、システムが動作している時には
常にスリーステート状態にあるものとする。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 11 is a memory element to be tested for data storage;
12 is a control 1 word generator consisting of a counter and a decoder; 13 is an address generator consisting of a counter; 14 is an "l" pattern data generator that outputs all 1m pattern data according to instructions from the control signal generator 12; 15 is a control All “0” due to instructions from signal generator 12
“0” pattern data generator that outputs pattern data, 16 is “1” pattern data generator 14
A data comparator 17 compares the data output from the "0" pattern data generator 15 and the data read from the memory element 11 to be tested, and 17 is the data comparator 16 in which a hard error in the memory element 11 to be tested is detected. and a flip-flop that latches it; 18 is a three-state buffer that drives the memory element 11 to be tested using memory read commands and memory write commands for the memory element 11 to be tested that are output from the control signal generator 12; 19 is a control signal generator a three-state buffer that drives the memory element 11 under test using an address signal for the memory element 11 outputted from the memory element 12;
20 indicates all '1' or all ' for the memory element 11 to be tested output from the address generator 20.
21 is a clock signal line that supplies a clock signal for operating this device to the control signal generator 12. Furthermore, the three-state buffer 18 .19.20 operates only when the system is in the reset state and is always in the three-state state when the system is operating.

この様に構成されたメモリ素子用ハードエラー検出装置
に於いて１、システム電源投入時及びシステムリスター
ト特等のシステム自体がリセット状態にある時のみ本装
置は動作する。まず被検査メモリ素子の応答速度と同じ
かまたはそれより低速の周波数を有するクロック信号線
ＣＬがクロック信号線２１を通ってコントロール信号ジ
ェネレータ１２に送り込まれると、このクロック信号に
応じて各種のコントロール信号がジェネレートされて各
部に供給される。まず、“１”パターンデータジェネレ
ータ１４が動作してオール“１”のデータを出力し、こ
れをスリーステートバッファ１９を通して被検査メモリ
素子１１に書込む。次のサイクルでは読出しを行い、“
１”パターンデータジェネレータ１４が出力しているデ
ータと被検査メモリ素子１１から出力されるデータをデ
ータコンパレータ１６に於いて比°較し、その結果をエ
ラー記憶用のフリップフロップ１７にラッチさせ、エラ
ーが発生すれば直ちに動作を中止するように図示しない
ＣＰＵに指令する。また、エラーが検出できなければ次
のサイクルへ進み、今度は“０”パターンデータジェネ
レータ１５を使って上記と同様のチェックを行う。そし
て、“１”パターンと″０″パターンの両方のパターン
に於けるライト・リードのコンベア動作が正常に終了し
たならば、次のクロックでアドレスジェネレータ１３内
のカウンタを１カウントさせることにより、アドレスを
インクリメントさせて再び“ｌ”パターンと″０″パタ
ーンのライト・リードのコンベア動作を行なわせる。こ
の様にして、アドレスジェネレータ１３が対称とする被
検査メモリ素子１１のアドレスをカウントし終えてカウ
ントアツプした時点で本装置の動作を終了することにな
り、システムリセット状態が解除されてシステム動作が
スタートするのを待つ。システムリセット状態が解除さ
れたならば、スリーステートバッファ１Ｂ、１９．２０
はフローティング状態に固定される。また、エラーが発
生した場合には、フリップフロップ１７がＬＥＤを点灯
させてかかるエラ−の発生を知らせるとともに、システ
ムＣＰＵへの割込指令を発生してエラーの発生を知らせ
る。In the hard error detection device for memory elements configured in this way, 1. The device operates only when the system itself is in a reset state, such as when the system power is turned on or when the system is restarted. First, when a clock signal line CL having a frequency equal to or slower than the response speed of the memory element under test is sent to the control signal generator 12 through the clock signal line 21, various control signals are generated in accordance with this clock signal. is generated and supplied to each part. First, the "1" pattern data generator 14 operates to output all "1" data, which is written into the memory element 11 to be tested through the three-state buffer 19. In the next cycle, read and “
The data output from the 1" pattern data generator 14 and the data output from the memory element under test 11 are compared in the data comparator 16, and the result is latched in the flip-flop 17 for storing errors. If an error occurs, the CPU (not shown) is instructed to immediately stop the operation.If no error is detected, the process proceeds to the next cycle, and this time, the same check as above is performed using the "0" pattern data generator 15. Then, when the write/read conveyor operations for both the "1" pattern and the "0" pattern are completed normally, the counter in the address generator 13 is counted by 1 at the next clock. , the address is incremented and the write/read conveyor operation of the "l" pattern and "0" pattern is performed again.In this way, the address generator 13 finishes counting the addresses of the target memory element 11 to be tested. When the count is counted up, the operation of this device is ended and the system waits for the system reset state to be released and system operation to start.Once the system reset state is released, the three-state buffers 1B, 19. 20
is fixed in a floating state. Further, when an error occurs, the flip-flop 17 turns on the LED to notify the occurrence of the error, and also issues an interrupt command to the system CPU to notify the occurrence of the error.

なお、上記実施例では被検査メモリ素子が１個の場合に
ついて示したが、本来この装置はメモリ素子の数が多け
れば多いほど能力を発揮するものであって、被検査メモ
リ素子が複数になる時はアドレスジェネレータ１３の出
力をデコードすれば良い。Note that although the above example shows the case where there is one memory element to be tested, this device originally exhibits its performance as the number of memory elements increases, so it is possible to use a plurality of memory elements to be tested. In this case, the output of the address generator 13 may be decoded.

また、このような回路をＬＳＩ化して１個のパンケージ
へ封じ込めば、利用価値の高いしかも安価で小スペース
のメモリ素子用ハードエラー検出装置が実現できること
になる。Moreover, if such a circuit is integrated into an LSI and sealed in a single pancake, a hard error detection device for a memory element that is highly useful, inexpensive, and takes up a small space can be realized.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によればシステムがリセット状
態にある時に、被検査メモリ素子に２種類のデータパタ
ーン“１”と“０”の書込、続出を行なって比較するこ
とによりハードエラーを検出するものであるために、通
常のメモリサイクルには何も影響を与えずに検査を行な
うことが出来るとともに、これに伴なってメモリサイク
ルの高速化も可能になる。またハードエラーチェック用
のメモリ素子が不要になることから、小スペース化及び
コストダウンが計れる。更にこの発明に於いては、シス
テムのスタート時にメモリのオールクリアが必然的に実
行されることから、これに伴なって従来必要としていた
ソウトウエアによるメモリクリア作業が不要になる等の
効果がある。As described above, according to the present invention, when the system is in the reset state, hard errors are detected by writing and comparing two types of data patterns "1" and "0" to the memory element under test. Since it is a detection method, it is possible to perform inspection without affecting normal memory cycles, and accordingly, it is also possible to speed up memory cycles. Furthermore, since a memory element for hard error checking is not required, space and cost can be reduced. Furthermore, according to the present invention, all memory is necessarily cleared when the system is started, so that there is an effect that the memory clearing operation using software, which was conventionally required, is no longer necessary.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例によるメモリ素子用ハード
エラー検出装置を示すブロック図、第２図は従来メモリ
素子用ハードエラー検出装置を示すブロック図である。 Ｉｆは被検査メモリ素子、１２はコントロール信号ジェ
ネレータ、１３はアドレスジェネレータ、１４は″１″
パターンデータジェネレータ、１５は″０″パターンデ
ータジェネレータ、１６はデータコンパレータ、１７は
フリップフロップ、１Ｂ、１９．２０はスリーステート
バッファ。 第１図 １８．１９，２０　ニスリースチードパ・・ノファ第２
図 手続補正書（自発）FIG. 1 is a block diagram showing a hard error detection device for a memory device according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional hard error detection device for a memory device. If is a memory element to be tested, 12 is a control signal generator, 13 is an address generator, and 14 is "1"
15 is a "0" pattern data generator, 16 is a data comparator, 17 is a flip-flop, 1B, 19.20 is a three-state buffer. Figure 1 18.19,20 Nissley Cheese Pa Nofa 2nd
Illustration procedure amendment (voluntary)

Claims (3)

【特許請求の範囲】[Claims] （１）クロックパルスに応じてコントロール信号を発生
するコントロール信号ジェネレータと、前記コントロー
ル信号ジェネレータの指示によりアドレスをインクリメ
ントするアドレスカウンタと、前記コントロール信号ジ
ェネレータの指示によりオール“１”パターンのデータ
を出力する“１”パターンデータジェネレータと、前記
コントロール信号ジェネレータの指示によりオール“０
”パターンのデータを出力する“０”パターンデータジ
ェネレータと、前記コントロール信号ジェネレーの指示
により、前記アドレスカウンタのアドレス指定位置に前
記“１”パターンデータジェネレータの出力信号および
“０”パターンデータジェネレータの出力信号を書き込
んで読み出す被検査メモリ素子と、この被検査メモリ素
子の読み出し出力と前記“１”パターンデータジェネレ
ータまたは“０”パターンデータジェネレータの出力信
号との不一致を検出するデータコンパレータと、このデ
ータコンパレータの不一致検出出力をエラー信号として
記憶するフリップフロップ回路とを備えたメモリ素子用
ハードエラー検出装置。(1) A control signal generator that generates a control signal in response to a clock pulse, an address counter that increments an address according to instructions from the control signal generator, and outputs data in an all "1" pattern according to instructions from the control signal generator. “1” pattern data generator and all “0” according to instructions from the control signal generator.
A “0” pattern data generator outputs pattern data, and an output signal of the “1” pattern data generator and an output of the “0” pattern data generator are sent to the address specified position of the address counter according to instructions from the control signal generator and the “0” pattern data generator. A memory element to be tested into which a signal is written and read, a data comparator which detects a mismatch between the read output of the memory element to be tested and the output signal of the "1" pattern data generator or the "0" pattern data generator, and this data comparator. A hard error detection device for a memory element, comprising: a flip-flop circuit that stores a mismatch detection output of as an error signal. （２）コントロール信号ジェネレータは被検査モリ素子
の全域に“１”または“０”パターン信号を書き込んだ
後に読み出して比較することによりエラーの判別を行な
わせ、被検査メモリ素子の全域にハードエラーが存在し
ない場合には前とは異なるパターン信号を被検査メモリ
素子の全域に書き込んだ後に読み出して比較することに
よりハードエラーの判別を行うように制御することを特
徴とする特許請求の範囲第１項記載のメモリ素子用ハー
ドエラー検出装置。(2) The control signal generator writes a “1” or “0” pattern signal to the entire area of the memory element to be tested, reads it out and compares it to determine the error, and detects a hard error in the entire area of the memory element to be tested. If the pattern signal does not exist, a pattern signal different from the previous one is written in the entire area of the memory element to be tested, and then read out and compared to determine whether it is a hard error. Hard error detection device for memory device as described. （３）前記被検査メモリ素子へのパターン信号の書き込
みおよび読み出しは、被検査メモリ素子を使用するシス
テムのリセット時に行なうことを特徴とする特許請求の
範囲第１項記載のメモリ素子用ハードエラー検出装置。(3) Hard error detection for a memory element according to claim 1, wherein writing and reading of the pattern signal to the memory element to be tested is performed when a system using the memory element to be tested is reset. Device.