JPH0268642A

JPH0268642A - メモリ誤り検出方式

Info

Publication number: JPH0268642A
Application number: JP63220373A
Authority: JP
Inventors: Kiyozumi Tanigawa; 清純谷川; Takeshi Miura; 剛三浦; Kenji Yamana; 山名　健二; Hiroshi Takizawa; 滝沢　洋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-05
Filing date: 1988-09-05
Publication date: 1990-03-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】目　　　　次概　　　要　　・　・　・　・　・　・　・　・　・　
・　・　・　　３頁産業上の利用分野　・・・・・・・
・　４頁従来の技術　・・・・・・・・・・・　５頁発
明が解決しようとする課題　・・・　５頁課題を解決す
るための手段　・・・・　６頁作　　　用　　・　・　
・　・　・　・　・　・　・　・　・　・　　７真実　
　施　　例　　・　・　・　・　・　・　・　・　・　
・　・　　９頁発明の効果　・・・・・・・・・・・２
２頁概要標準規格のメモリカードを利用したメモリ誤り検出方式
に関し、メモリカードの持つ利点を損なわずにメモリカード内に
記録されているデータのビット誤りを検出して、誤動作
を未然に防ぐことができるメモリ誤り検出方式を提供す
ることを目的とし、ＣＰＵと、該ＣＰＵに接続されたシ
ステムバスと、内部をデータ記録領域とチェックコード
記録領域の二つの領域に使い分けるメモリカードと、前
記システムバスとメモリカードの間に介装されチェック
コードの付加とメモリの誤り検定を行う誤り検定手段と
を具備し、ＣＰＵがメモリカードにデータを書き込む場
合には、チェックコードを誤り検定手段で生成してメモ
リカードのチェックコード記録領域に書き込み、ＣＰＵ
がメモリカードのデータを読み込む場合には、メモリカ
ード内のデータ記録領域のビット誤りを、チェックコー
ド記録領域に書き込まれているチェックコードを用いて
、誤り検定手段でデータの読み込み時に検出し、システ
ムバスを通してＣＰＵに誤りの発生を通知するように構
成する。

産業上の利用分野本発明は標準規格のメモリカードを利用したメモリ誤り
検出方式に関する。

メモリカードは磁気カード、ＩＣカードと同一サイズの
カードにＲＡ　Ｍ−ＲＯＭ等の半導体記憶素子を搭載し
たものであり、近年その普及が図られている。メモリカ
ードの普及に伴い、高い信頼度が要求される分野、例え
ばダム管理、河川管理、ビル管理等の分野での各種制御
装置に、フロッピーディスクや固定ディスクの代わりに
可動部のないメモリカードの使用が要望されている。

従来の技術従来、プリント板形態で提供されるメモリには、メモリ
のエラーチエツクとしてＥＣＣ（エラー・チェツキング
・アンド・コレクション）やパリティが付加され、装置
の誤動作防止に役立っていた。

ところが、現在販売されているメモリカードには、この
ような誤り検査／訂正機能が組み込まれておらず、標準
規格にも盛り込まれていないので、ノイズ等に基づ（ビ
ット誤りが発生しても、その検出が不可能であった。

発明が解決しようとする課題従って、■可動部が存在しない、■持ち運びに便利であ
る、■システムバスへの接続が簡単である、といった利
点をメモリカードが持っているのにも係わらず、装置の
信頼度が要求される分野へのメモリカードの普及が阻害
されていた。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、可動部を持つフロッピーディス
クや固定ディスクに比べて長寿命且つ高信頼で可搬性に
も優れ、取り扱いが簡単といったメモリカードの持つ利
点を損なわずに、メモリカード内に記録されているデー
タのピッ）Ｌｔｌりを検出して、装置の誤動作を未然に
防ぐことができるメモリ誤り検出方式を提供することで
ある。

課題を解決するための手段第１図及び第２図に本発明の原理図を示す。

第１図の原理図に示されている本発明のメモリ誤り検出
方式では、装置の動作を制御するＣＰＵ１と、データや
制御信号を伝えるシステムバス２と、内部をデータやプ
ログラムを記録するデータ記録領域３と誤り検定用のチ
ェックコードを記録するチェックコード記録領域４に分
けて使用し、情報を記録するメモリカード５と、データ
のビット誤りを検出するためのチェックコードを生成し
たり、チェックコードによる誤り検定を行う誤り検定手
段６を具備している。

第２図の原理図に示された本発明のメモリ誤り検出方式
では、装置の動作を制御するＣＰＵＩと、データや制御
信号を伝えるシステムバス２と、データやプログラムを
記録するメモリカード７と、誤り検出用のチェックコー
ドを記録する書き替え可能なメモリ８と、データのビッ
ト誤りを検出するためのチェックコードを生成したり、
チェックコードによる誤り検定を行うための誤り検定手
段９を具備している。

作　　　用第１図に示された本発明のメモリ誤り検出方式では、Ｃ
ＰＵＩがメモリカード５にデータを書き込む場合には、
メモリカード５への書き込みデータのチェックコードを
誤り検定手段６によって生成し、データをデータ記録領
域３にチェックコードをチェックコード記録領域４に書
き込む。ＣＰＵ１はメモリカード５のデータを読み込む
場合にはミデータとともにチェックコードも同時にメモ
リカード５から読み込み、誤り検定手段６でデータのビ
ット誤りを検定し、ビット誤りを検出した場合にはシス
テムバス２を通してＣＰＵＩに誤りの発生を通知するよ
うにしている。

従って、読み込みデータにビット誤りが発生しても、誤
り検定手段６によって誤りの発生が検出されるため、誤
ったデータによる装置の誤動作を防止することが可能と
なる。

第２図に示した本発明のメモリ誤り検出方式によると、
ＣＰＵ　１がメモリカード７にデータを書き込む場合に
は、メモリカード７への書き込みデータのチェックコー
ドを誤り検定手段９によって生成し、データとチェック
コードをメモリカード７とメモリ８に同時に書き込む。

ＣＰＵＩがメモリカード７のデータを読み込む場合には
、データをメモリカード７から読み込むと同時にチェッ
クコードをメモリ８から読み込み、誤り検定手段９でデ
ータのビット誤り検定を行い、ビット誤りを検出した場
合にはシステムバス２を通してＣＰＵ１に誤りの発生を
通知する。

従って、読み込みデータにビット誤りが発生しても、誤
り検定手段９によって誤りの発生が検出されるため、誤
ったデータによる装置の誤動作を防止することができる
。

実　　施　　例以下本発明の実施例を図面に基づいて詳細に説明する。

第３図は本発明の一実施例ブロック図であり、メモリカ
ードを利用したパリティ検定方式を示している。同図に
おいて、１１はＣＰＵ、１２はアドレスバス、１３はデ
ータバス、１４は制御線、１５はパリティ生成回路、１
６はアドレス変換回路、１７はパリティ検定回路、１８
は書き込み回路、１９は読み込み回路、２０はメモリカ
ード、２１はメモリカード２０内のデータ／プログラム
記録領域、２２はメモリカード２０内のパリティ情報記
録領域である。メモリカード２０は挿抜可能に構成され
ており、第３図に示したパリティ検定方式を達成する装
置に挿入して使用される。

ＣＰＵＩＩがメモリカード２０にデータを書き込む場合
には、アドレスバス１２にアドレスを、データバス１３
に書き込みデータを送り出す。すると、書き込み回路１
８によってデータがメモリカード２０内のデータ／プロ
グラム記録領域２１に書き込まれると同時に、書き込み
データに対応するパリティ情報記録領域２２内のバイト
単位のアドレスが、アドレス変換回路１６によって変換
され、このアドレスに基づいて書き込みデータに対応す
るパリティ情報が読み込み回路１９によって読み込まれ
る。そして、今回書き込むデータのアドレスに対応した
ビットだけがパリティ生成回路１５によって生成された
パリティビットに置き換えられ、アドレス変換回路１６
で変換されたメモリカード２０上のパリティ情報記録領
域２２に、書き込み回路１８によってパリティが書き込
まれる。

また、ＣＰＵＩ　１がメモリカード２０のデータを読み
込むために読み込みアドレスをアドレスバス１２に送り
出すと、アドレス変換回路１６で変換されたメモリカー
ド２０上のパリティ情報記録領域２２内のバイト単位の
アドレスからパリティが、読み込みデータがメモリカー
ド２０上のデータ／プログラム記録領域２１から読み込
み回路１９によって一緒に読み込まれ、パリティ検定回
路１７によってパリティ検定が行われ、検定結果が正常
であれば読み込みデータがデータバス１３を通して（：
ＰＵｌｌに通知される。

一方、ピット誤りが発生すると、パリティ検定回路１７
によって誤りが検出され、制御線１４を通してｃｐｕｚ
に誤りの発生が通知される。ＣＰＵＬＬは誤りの発生が
通知されると、データの読み込みが失敗したことを認識
し、読み込みデータを破棄して誤動作を行わないように
する。

次に第４図を参照してパリティ情報記録アドレスとパリ
ティピット位置計算方法を説明する。メモリ容量＝２５
６バイト　（アドレス＝ｘ’ｏｏ’〜Ｘ　’　ＦＦ　’
）のメモリカードを使用して、メモリカード内の領域分
割を以下の通りとした。

Ｘ’００’　〜Ｘ’ＤＦ’　：データ／プログラム記録領域アドレスＸ’ＥＯ’　〜Ｘ’ＦＦ’　：バリティ情報記録領域アドレスデータアドレス＝Ｘ’Ｂ５’に対応するパリティ情報記
録アドレスとパリティピット位置計算方法について説明
する。８ビツトに１パリテイビツトが付加されるので、
データアドレス＝Ｘ’Ｂ５１を８で割った値にパリティ
領域先頭アドレス＝Ｘ’ＥＯ’を付加することによりデ
ータアドレスＸ’Ｂ５’に対応するパリティ情報記録ア
ドレスがＸ’Ｆ６’と求められる。またパリティピット
位置を計算するには、データアドレス＝Ｘ’Ｂ５９の右
３ビツトを取り出すことにより、パリティピット位置が
アドレスＸ’Ｆ６’の５番目であると求められる。

第５図にアドレスＸ’Ｆ６’の内容を示す。第５図に示
されるように、パリティ情報記録アドレスＸ’Ｆ６’に
は、アドレスＸ”ＢＯ’のデータのハＩＪティからアド
レスＸ’ＢＴ’のデータのパリティが順に書き込まれて
いる。

上述した実施例においては誤り検定符号にパリティを利
用しているが、本発明はこれに限定されるものではなく
、パリティの代わりにＦＣＣを利用してもよく、またＣ
ＲＣ（サイクリック・リダンダンシー・チエツク）を利
用しでもよい。また、パリティの書き込みや検定を禁止
する制御信号を制御線に追加することにより、パリティ
情報が記録されていないメモリカードもパリティ情報付
メモリカードと同じように本実施例のメモリ誤り検出装
置に挿入して利用することができる。パリティ情報記録
領域をメモリカード中にとれる場合には、データ／プロ
グラム記録領域をパリティ検定無効で一旦全て読み込ん
だ後、パリティ書き込み有効で書き込むことにより、全
パリティ情報を生成することも可能である。

更に、パリティ情報の有無をメモリカードの先頭等に書
き込むように取り決めを作り、パリティ情報の書き込み
とパリティ検定をパリティ情報の有無に従って有効／無
効に切り換える切り換え回路を追加すれば、パリティ情
報あり／なしの両タイプのメモリカードを混在して利用
することができる。

尚、データではなくプログラムをメモリカードに記録し
ている場合には、ビット誤りによって予想できない命令
が実行されるため、装置の動作パターンが予測できない
ので、上述した実施例は特に有効である。ＲＯＭタイプ
のメモリカードにプログラムを記録している場合にも、
書き込み動作が行われないだけで誤り検定は正常に実行
される。

また、データの書き込みをバイト単位ではなく、８バイ
トの整数倍で行うことが許される場合には、上述したデ
ータ書き込み手順のパリティ情報読み込みを省略できる
ので、より簡単な回路でメモリ誤り検出方式を実現可能
である。メモリカードを補助記憶として使用するときな
どがこの場合に該当する。

上述した実施例ではＣＰＵが発生する主記憶アドレスが
メモリカードのデータアドレスに一致していると仮定し
て説明してきたが、一般にＣＰＵが発生する主記憶アド
レスとメモリカード内のデータアドレスとは相違する。

以下このような一般的場合について、第３図に示した実
施例の変形例を第６図を参照して説明する。

本変形例においては第３図の実施例のアドレス変換回路
１６の代わりにアドレス発生回路２４を採用したもので
ある。アドレス発生回路２４は、システムバスのアドレ
ス及び読み込み／書き込み制御信号を受信し、アドレス
変換を駆動する主記憶アドレス受信回路２５と、主記憶
アドレスよりデータのアドレスを発生させるデータアド
レス変換回路２６と、主記憶アドレスよりチェックコー
ドのアドレスを発生させるチェックコードアドレス変換
回路２７と、主記憶アドレスよりチェックコードの有効
部のビットパターンを発生させるチェックコードパター
ン発生回路２８により構成される。アドレス発生回路２
４の出力はメモリカード制御回路２９に入力される。メ
モリカード制御回路２９は第３図の実施例のパリティ生
成回路１５、パリティ検定回路１７、書き込み回路１８
及び読み込み回路１９の各機能を備えており、アドレス
発生回路２４よりの情報を使用してメモリカードのデー
タの読み込み、メモリカードへのデータの書き込み及び
チェックコードによる誤り決定の制御を行うものである
。

本変形例に使用するメモリカード２０は容量を５１２に
バイトとし、データ／プログラム記録領域２１にアドレ
ス（０）、、〜（６ＦＦＦＦ）、６を割り当て、パリテ
ィ情報記録領域２２にアドレス（７００００）、、〜（
７ＤＦＦＦ）１８を割り当てる。

次に第７図を参照すると、この図は本変形例におけるア
ドレス発生回路の動作説明図であり、（ａ）はデータア
ドレスの変換、（ｂ）はチェックコードアドレスの変換
、（Ｃ）はチェックコード有効部パターンの発生原理を
それぞれ示している。主記憶アドレスは２４ビツトから
構成され、上位５ビツトは複数のメモリカード使用時の
メモリカード選択等に使用される無効部■であり、本変
形例のアドレス変換は下位１９ビツトの有効部■を使用
して実行される。

第７図（ａ）に示されるように、メモリデータのメモリ
カード内アドレスは、主記憶アドレスのビット５よりビ
ット２３の１９ビツトの内容をそのまま取り出すことに
より得ることができる。また、チェックコードのメモリ
カード内アドレスは、第７図（ｂ）に示されるように、
主記憶アドレスのビット５よりビット２０の１６ビツト
を取り出し、上位に３ビツトの“１”を付加することに
より得ることができる。チェックコードの有効部パター
ンは、第７図（Ｃ）に示されるように、主記憶アドレス
のビット２１よりビット２３の３ビツトを取り出し、数
値→ビット位置変換を行うことにより得ることができる
。

第８図は本発明の他の実施例ブロック図であり、メモリ
カードを利用したパリティ検定方式を示している。

同図において、３１はＣＰＵ、３２は制御線、３３はデ
ータバス、３４はアドレスバスであり、これらの制御線
及びバスでシステムバスを構成している。３５は書き替
え可能なメモリ、３６はメモリカード、３７はメモリカ
ードの挿入検出回路、３８はアドレスカウンタ、３９は
メモリ用のタイミング制御回路、４０はパリティ生成回
路、４１゜４２はセレクタ、４３は挿入通知回路、４４
はパリティ検定回路、４５はデータバッファ、４６゜４
７は内部アドレスバス、４８は内部データバスである。

以下本実施例の動作について説明する。メモリカード３
６は挿抜可能に構成されており、メモリカード３６が挿
入されると挿入検出回路３７が動作し、アドレスカウン
タ３８及び挿入通知回路４３に通知する。アドレスカウ
ンタ３８はメモリカード挿入信号を、タイミング制御回
路３９、パリティ生成回路４０、セレクタ４１．４２に
それぞれ通知し、予め定められたアドレス（例えば０番
地）を内部アドレスバス４６に出力する。セレクタ４１
．４２はメモリカード挿入信号によりメモリ３５、メモ
リカード３６へのアドレス及び制御線をｂ側に選択し、
内部アドレスバス４６及びタイミング制御回路３９の支
配下となる。タイミング制御回路３９はメモリカード３
６に読み込み信号を出力し、メモリカード３６のデータ
が読み出され、データに応じたパリティがパリティ生成
回路４０により生成されて保持される。次いで、タイミ
ング制御回路３９はメモリ３５に対し書き込み信号を出
力し、パリティ生成回路４０により保持されているパリ
ティデータをメモリ３５に書き込む。

書き込み終了後アドレスカウンタ３８に終了情報を出力
し、アドレスカウンタ３８は次のアドレス（例えば＋１
番地）を内部アドレスバス４６に出力し、メモリカード
３６の次アドレスのデータを読み出し、パリティ生成、
メモリ書き込みを行う。こうして順にメモリカード３６
のパリティデータをメモリ３５に書き込みメモリカード
３６の全領域について終了すると、アドレスカウンタ３
８はメモリカード挿入信号を出力するのをやめ、セレク
タ４１．４２をａ側に倒し、ＣＰＵ３１の支配下として
、パリティ生成回路４０をディスエーブル状態とする。

また、挿入通知回路４３にも終了情報を通知し、挿入通
知回路４３はこの終了情報によりバッファ４５を動作可
能状態にするとともに、制御線３２を介してＣＰＵ３１
にメモリカードアクセス可能状態を通知する。

ＣＰＵ３１はメモリカード３６を読み出すときは、アド
レスバス３４を介してアドレスを与え、制御線３２によ
り読み出し信号を与え、メモリカード３６とパリティ情
報を格納したメモリ３５を同時にアクセスし、そのデー
タをバッファ４５、データバス３３を介してＣＰＵ３１
に与え、読み出し信号を受けたパリティ検定回路４４で
そのデータのパリティ検定を行い、誤っている場合には
制御線３２を介してＣＰＵ３１に通知する。このように
データ読み込み時に、メモリの誤り発生がＣＰＵ３１に
通知されるので、ＣＰＵ３１はその読み込みデータを破
棄することにより誤動作を行わないような処理をするこ
とができる。

ＣＰＵ３１がメモリカード３６にデータを書き込む場合
には、アドレスバス３４にアドレスを、データバス３３
にデータを出力し、制御線３２に書き込み信号を出力す
る。データはバッファ４５を介して内部データバス４８
に出力され、制御線３２の書き込み信号に応じてパリテ
ィ生成回路４０がメモリ３５にパリティデータを与え、
メモリ３５とメモリカード３６に同時にデータが書き込
まれる。

第８図に示した実施例では誤り検定符号にパリティを利
用しているが、ＥＣＣ５ＣＲＣを利用してもよい。また
ＣＰＵ３１にパリティ検定を無視する機能が付けられれ
ば、挿入時のメモリ３５にパリティデータを与えるシー
ケンスは、ＣＰＵ３１のソフトウェアによっても可能で
ある。また、ＲＯＭタイプのメモリカードにプログラム
を記録している場合にも、メモリカードに対して書き込
み動作が行われないだけで、誤り検定が正常に実行され
ることは第３図に示した実施例と同様である。本実施例
ではメモリカードとは別に書き替え可能なメモリを設け
てこのメモリにパリティピットを記録するようにしてい
るので、第３図に示した実施例に比較してデータ読み出
し時の高速化を図ることができる。

発明の効果本発明のメモリ誤り検出方式は以上詳述したように構成
したので、標準規格のメモリカードをそのまま使用して
従来のプリント板形態のメモリと同様な誤り検査／訂正
を実現できるという効果を奏する。

【図面の簡単な説明】

第１図及び第２図は本発明の原理図、第３図は本発明の実施例ブロック図、第４図はパリティ情報記録アドレスとパリティビット位
置計算方法模式図、第５図はアドレスＸ’Ｆ６’の内容を示す模式第６図は
アドレス発生回路ブロック図、第７図はアドレス発生回
路の動作説明図、第８図は本発明の他の実施例ブロック
図である。１・・・ＣＰＵ、　　　　　　　　２・・・システムバ
ス、３・・・データ記録領域、４・・・チェックコード記録領域、５．７・・・メモリカード、６．９・・・誤り検定手段、　８・・・メモリ、１５・
・・パリティ生成回路、１６・・・アドレス変換回路、１７・・・パリティ検定回路、２０・・・メモリカード、２４・・・アドレス発生回路、３５・・・メモリ、　　　　　　３６・・・メモリカー
ド、３７・・・挿入検出回路、４０・・・パリティ生成回路、４４・・・パリティ検定回路。不光明０犀理聞第１図

Claims

【特許請求の範囲】

（１）ＣＰＵ（１）と、該ＣＰＵに接続されたシステム
バス（２）と、内部をデータ記録領域（３）とチェック
コード記録領域（４）の二つの領域に使い分けるメモリ
カード（５）と、前記システムバス（２）とメモリカー
ド（５）の間に介装されチェックコードの付加とメモリ
の誤り検定を行う誤り検定手段（６）とを具備し、ＣＰＵ（１）がメモリカード（５）にデータを書き込む
場合には、チェックコードを誤り検定手段（６）で生成
してメモリカード（５）のチェックコード記録領域（４
）に書き込み、ＣＰＵ（１）がメモリカード（５）のデータを読み込む
場合には、メモリカード内のデータ記録領域（３）のビ
ット誤りを、チェックコード記録領域（４）に書き込ま
れているチェックコードを用いて、誤り検定手段（６）
でデータの読み込み時に検出し、システムバス（２）を
通してＣＰＵ（１）に誤りの発生を通知することを特徴
とするメモリ誤り検出方式。
（２）ＣＰＵ（１）と、該ＣＰＵに接続されたシステム
バス（２）と、メモリカード（７）と、書き替え可能な
メモリ（８）と、前記システムバス（２）と前記メモリ
カード（７）及びメモリ（８）の間に介装されチェック
コードの付加とメモリの誤り検定を行う誤り検定手段（
９）とを具備し、ＣＰＵ（１）がメモリカード（７）にデータを書き込む
場合には、チェックコードを誤り検定手段（９）で生成
して前記メモリ（８）に書き込み、ＣＰＵ（１）がメモリカード（７）のデータを読み込む
場合には、メモリカード（７）のデータのビット誤りを
、前記メモリ（８）に書き込まれているチェックコード
を用いて、誤り検定手段（９）でデータの読み込み時に
検出し、システムバス（２）を通してＣＰＵ（１）に誤
りの発生を通知することを特徴とするメモリ誤り検出方
式。