JPH0264759A - 入出力処理装置 - Google Patents
入出力処理装置Info
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- JPH0264759A JPH0264759A JP63214789A JP21478988A JPH0264759A JP H0264759 A JPH0264759 A JP H0264759A JP 63214789 A JP63214789 A JP 63214789A JP 21478988 A JP21478988 A JP 21478988A JP H0264759 A JPH0264759 A JP H0264759A
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- 230000015654 memory Effects 0.000 claims abstract description 78
- 230000000717 retained effect Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 abstract description 32
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、入出力処理装置に関するもので、特に階層F
W化された入出力処理装置の制御記憶へのFWロード制
御に関する。
W化された入出力処理装置の制御記憶へのFWロード制
御に関する。
以下余白
[従来の技術]
第3図を参照して、従来の入出力処理装置を説明する。
まず、FWロード命令が、信号線730を介して、FW
格納制御部620に送られる。FW格納制御部620は
、それに応じて信号線770を介して、データ格納制御
部580にFWロード要求を行う。データ格納制御部5
80は、データ記憶部660にFWロード用データバス
810を介してデータ格納指示をし、第2の記憶装置5
20にFWデータ要求を行う。第2の記憶装置520は
、それに応じてFWロード用データバス810を介して
データ記憶部660にFWデータを送る。
格納制御部620に送られる。FW格納制御部620は
、それに応じて信号線770を介して、データ格納制御
部580にFWロード要求を行う。データ格納制御部5
80は、データ記憶部660にFWロード用データバス
810を介してデータ格納指示をし、第2の記憶装置5
20にFWデータ要求を行う。第2の記憶装置520は
、それに応じてFWロード用データバス810を介して
データ記憶部660にFWデータを送る。
データ記憶部660は、送られてきたFWデータを格納
する。以上の動作を別の制御記憶55o。
する。以上の動作を別の制御記憶55o。
560.570にも順番に行う。そして、全制御記憶が
FWロードを完了すると、データ転送用データバス86
0,871〜87nを用いて、通常のデータ転送を行う
ようになっていた。
FWロードを完了すると、データ転送用データバス86
0,871〜87nを用いて、通常のデータ転送を行う
ようになっていた。
以下余白
[発明が解決しようとする課題]
しかしながら、上述した従来の入出力処理装置は、制御
記憶にFWデータを格納する時は、各制御記憶に対して
、通常のデータ転送に使われるデータバス以外の個別の
データバスを使って、別々に格納しなければならないた
め、時間がかがり、HWffiも大きいという欠点があ
る。
記憶にFWデータを格納する時は、各制御記憶に対して
、通常のデータ転送に使われるデータバス以外の個別の
データバスを使って、別々に格納しなければならないた
め、時間がかがり、HWffiも大きいという欠点があ
る。
そこで、本発明の技術的課題は、上記欠点に鑑み各階層
の制御記憶が同時に、或は、下階層の制御記憶から順次
格納を行い、且つ、特別なパスを使用することなく、F
Wロード時間の短縮・システムの簡略化を行える入出力
処理装置を提供することである。
の制御記憶が同時に、或は、下階層の制御記憶から順次
格納を行い、且つ、特別なパスを使用することなく、F
Wロード時間の短縮・システムの簡略化を行える入出力
処理装置を提供することである。
C課題を解決するための手段]
本発明によれば各制御記憶に格納されるFWデータを保
持する手段と、各制御記憶に格納されるFWデータを記
憶装置に送出する手段と、各制御記憶内に記憶装置より
のデータバスからデータを受取り記憶する手段と、1つ
の階層の制御記憶のFWデータロード時、全制御記憶に
同一データ格納を指示する手段とを有し、各階層の制御
記憶は、同時にFWデータを格納するよう構成されてい
ることを特徴とする入出力処理装置が得られる。
持する手段と、各制御記憶に格納されるFWデータを記
憶装置に送出する手段と、各制御記憶内に記憶装置より
のデータバスからデータを受取り記憶する手段と、1つ
の階層の制御記憶のFWデータロード時、全制御記憶に
同一データ格納を指示する手段とを有し、各階層の制御
記憶は、同時にFWデータを格納するよう構成されてい
ることを特徴とする入出力処理装置が得られる。
また、本発明によれば、各制御記憶に格納されるFWデ
ータを保持する手段と、各階層の制御記憶内に、入出力
装置からのデータバスからデータを受取り記憶する手段
と、データバスにFWデータを送出する手段と、1つの
階層のFWデータを格納する時に、1制御記憶に対し、
データ送出及び受取りを指示する手段とを有することに
よりFWロード時に下階層の制御記憶から順次に格納す
るよう構成されていることを特徴とする入出力処理装置
が得られる。
ータを保持する手段と、各階層の制御記憶内に、入出力
装置からのデータバスからデータを受取り記憶する手段
と、データバスにFWデータを送出する手段と、1つの
階層のFWデータを格納する時に、1制御記憶に対し、
データ送出及び受取りを指示する手段とを有することに
よりFWロード時に下階層の制御記憶から順次に格納す
るよう構成されていることを特徴とする入出力処理装置
が得られる。
[実施例]
次に、本発明について図面を参照して説明する。
−第1実施例−
第1図に第1実施例のブロック図を示す。
第1の記憶装置t1は、各階層の制御記憶6〜11に送
出されるFWデータを格納する。第2の記憶装置2は、
全階層の全制御記憶6〜11に記憶されるFWデータが
保持しである。入出力処理装置3は、3つの階層から成
り、第1階層の制御記憶6は、FWデータと通常データ
の要求及び格納指示を行うデータ格納制御部18とFW
データを格納するデータ記憶部12とから構成されてお
り、第2・第3の階層制御記憶7〜11は、制御部t5
6の制御下により、FWデータと通常データの要求及び
格納指示を行うデータ格納制御部19〜23とFWデー
タを格納するデータ記憶部13〜17とから構成されて
いる。また、FWデのロードや他の入出力命令を受取り
、第2の記装置2やデータ格納制御部18に指示を出す
命令制御部5も、入出力処理装置3の中に位置する。
出されるFWデータを格納する。第2の記憶装置2は、
全階層の全制御記憶6〜11に記憶されるFWデータが
保持しである。入出力処理装置3は、3つの階層から成
り、第1階層の制御記憶6は、FWデータと通常データ
の要求及び格納指示を行うデータ格納制御部18とFW
データを格納するデータ記憶部12とから構成されてお
り、第2・第3の階層制御記憶7〜11は、制御部t5
6の制御下により、FWデータと通常データの要求及び
格納指示を行うデータ格納制御部19〜23とFWデー
タを格納するデータ記憶部13〜17とから構成されて
いる。また、FWデのロードや他の入出力命令を受取り
、第2の記装置2やデータ格納制御部18に指示を出す
命令制御部5も、入出力処理装置3の中に位置する。
入出力装置41〜4nは、入出力処理装置3とFWロー
ド完了後、各制御記憶6〜11の制御下に、データバス
22を使って通常のデータ転送を行う。
ド完了後、各制御記憶6〜11の制御下に、データバス
22を使って通常のデータ転送を行う。
次に第1実施例の動作の詳細を説明する。
FWロード命令が信号線24を介して命令制御部5に出
されると、命令制御部5は、信号線25を介して、デー
タ格納制御部18にFWロード指示を、第2の記憶装置
2に、信号線19を介して、第1階層のFWデータをデ
ータバス26を介して第1の記憶装置1に送るよう指示
する。それに応じてデータ格納制御部18は、第1階層
の制御記憶6に記憶されるFWデータを第1の記憶装置
1にデータバス27を介して要求し、データ記憶部12
は、データ格納制御部18の指示により、データバス2
7.28を介して第1の記憶装置1がら送られてきたF
Wデータを格納する。また、上記送られてきたFWデー
タは、第1階層にいくつか制御記憶を存在させても、同
時に格納可能である。次に第2階層の制御記憶7.8に
FWデータを格納する場合節2の記憶装置2から、第1
の記憶装置1ヘデータパス26を介して、第2階層のF
Wデータが送られ、第1階層の制御記憶6の制御下にお
いて、第1の記憶装置1からデータバス27.29.3
0を介して送られてきたFWデータをデータ記憶部14
.15は同時に格納する。
されると、命令制御部5は、信号線25を介して、デー
タ格納制御部18にFWロード指示を、第2の記憶装置
2に、信号線19を介して、第1階層のFWデータをデ
ータバス26を介して第1の記憶装置1に送るよう指示
する。それに応じてデータ格納制御部18は、第1階層
の制御記憶6に記憶されるFWデータを第1の記憶装置
1にデータバス27を介して要求し、データ記憶部12
は、データ格納制御部18の指示により、データバス2
7.28を介して第1の記憶装置1がら送られてきたF
Wデータを格納する。また、上記送られてきたFWデー
タは、第1階層にいくつか制御記憶を存在させても、同
時に格納可能である。次に第2階層の制御記憶7.8に
FWデータを格納する場合節2の記憶装置2から、第1
の記憶装置1ヘデータパス26を介して、第2階層のF
Wデータが送られ、第1階層の制御記憶6の制御下にお
いて、第1の記憶装置1からデータバス27.29.3
0を介して送られてきたFWデータをデータ記憶部14
.15は同時に格納する。
そして、次に、第3階層の全制御記憶9,10゜11に
FWデータを格納するが、その場合においても、第2の
記憶装置2から、第1の記憶装置1ヘデータパス26を
介して、第3階層のFWデータが送られ、第1階層の制
御記憶6の制御下において、第1の記憶装置1から、デ
ータバス27゜31.32.33を介して送られてきた
FWデータをデータ記憶部16.17.18は同時に格
納し、全階層の全制御記憶6〜11へのFWロードは完
了する。
FWデータを格納するが、その場合においても、第2の
記憶装置2から、第1の記憶装置1ヘデータパス26を
介して、第3階層のFWデータが送られ、第1階層の制
御記憶6の制御下において、第1の記憶装置1から、デ
ータバス27゜31.32.33を介して送られてきた
FWデータをデータ記憶部16.17.18は同時に格
納し、全階層の全制御記憶6〜11へのFWロードは完
了する。
そして、この入出力処理装置3は、レディ状態となり、
CPUからの入出力命令を持ち、入出力命令が来たら、
全制御記憶6〜11の制御の元に、データバス22を使
って入出力装置41〜4nと、第1の記憶装置1の間で
、データ転送を行う。
CPUからの入出力命令を持ち、入出力命令が来たら、
全制御記憶6〜11の制御の元に、データバス22を使
って入出力装置41〜4nと、第1の記憶装置1の間で
、データ転送を行う。
−第2実施例−
第2図は、本発明の第2実施例のブロック図である。
記憶装置10は、通常のデータ転送に使用する。
入出力処理装置20は、3つの階層から成り、制御記憶
40,50.70はFWデータと通常データの要求及び
格納と送出の指示を行うデータ格納制御部100,11
0,130と、データの格納を行うデータ記憶部160
,170,190とから構成されており、制御記憶60
,80.90は、制御部ta40,50.70の制御下
において、FWデータと通常データの要求及び格納と送
出の指示を行うデータ格納制御部120,140゜15
0と、データの格納を行うデータ記憶部180.200
,210とから構成されている。
40,50.70はFWデータと通常データの要求及び
格納と送出の指示を行うデータ格納制御部100,11
0,130と、データの格納を行うデータ記憶部160
,170,190とから構成されており、制御記憶60
,80.90は、制御部ta40,50.70の制御下
において、FWデータと通常データの要求及び格納と送
出の指示を行うデータ格納制御部120,140゜15
0と、データの格納を行うデータ記憶部180.200
,210とから構成されている。
また、FWデータのロードや他の入出力命令を受取り、
データ格納制御部130に指示を出す命令制御部3も入
出力処理装置20の中に位置する。
データ格納制御部130に指示を出す命令制御部3も入
出力処理装置20の中に位置する。
入出力装置311〜31n中の1つの入出力装置311
には、全階層の全制御記憶40〜90に格納されるFW
データが保持してあり、入出力装置311〜31nは、
FWロード完了後入出力処理装置20とデータバス30
0を使って記憶装置10との間で、通常のデータ転送を
行う。
には、全階層の全制御記憶40〜90に格納されるFW
データが保持してあり、入出力装置311〜31nは、
FWロード完了後入出力処理装置20とデータバス30
0を使って記憶装置10との間で、通常のデータ転送を
行う。
次に第2図の動作について説明する。
まず、FWロード命令が信号線220を介して命令制御
部30に出されると、命令制御部30は、最初に第3階
層の制御記憶70の記憶部190にFWデータを格納す
るため、信号線230を介してデータ格納制御部130
にFWロード指示を出し、それに応じてデータ格納制御
部130は、入出力装置311に、データバス300を
介してデータ転送を起動する。そして、入出力装置31
1からデータバス270,300を介して送られてきた
第3階層の制御記憶70〜90に格納されるFWデータ
を、データ記憶部190に格納する。
部30に出されると、命令制御部30は、最初に第3階
層の制御記憶70の記憶部190にFWデータを格納す
るため、信号線230を介してデータ格納制御部130
にFWロード指示を出し、それに応じてデータ格納制御
部130は、入出力装置311に、データバス300を
介してデータ転送を起動する。そして、入出力装置31
1からデータバス270,300を介して送られてきた
第3階層の制御記憶70〜90に格納されるFWデータ
を、データ記憶部190に格納する。
そして、制御記憶70の制御下において、第3階層の他
の制御記憶80.90はデータバス270〜300を介
してデータ記憶部160から送られてきたFWデータを
データ記憶部200,210に格納し制御記憶50配下
の第3階層のFWロードは完了する。次に第2階層の制
御記憶へのFWデータ格納においては、第3階層の制御
記憶70の制御下において、入出力装置311からデー
タバス251を介して送られてきた第2階層の制御記憶
50.60に格納されるFWデータを記憶部170は格
納し、データ格納制御部110は、第2階層の制御記憶
60のデータ記憶部180に、データバス250,26
0.300を介してFWデータを送出する。よって第2
階層のFWロードも完了する。また、制御記憶60の配
下にもつながりうる第3階層の制御記憶に関しては、こ
の第2階層のFWロード完了後、制御記憶50の制御下
においてFWロードが行われる。そして最後に第1階層
の制御記憶へのFWデータ格納においても、第3階層の
制御記憶70と第2階層の制御記憶 50の制御下にお
いて、下記と同様な動作でFWロードが完了される。
の制御記憶80.90はデータバス270〜300を介
してデータ記憶部160から送られてきたFWデータを
データ記憶部200,210に格納し制御記憶50配下
の第3階層のFWロードは完了する。次に第2階層の制
御記憶へのFWデータ格納においては、第3階層の制御
記憶70の制御下において、入出力装置311からデー
タバス251を介して送られてきた第2階層の制御記憶
50.60に格納されるFWデータを記憶部170は格
納し、データ格納制御部110は、第2階層の制御記憶
60のデータ記憶部180に、データバス250,26
0.300を介してFWデータを送出する。よって第2
階層のFWロードも完了する。また、制御記憶60の配
下にもつながりうる第3階層の制御記憶に関しては、こ
の第2階層のFWロード完了後、制御記憶50の制御下
においてFWロードが行われる。そして最後に第1階層
の制御記憶へのFWデータ格納においても、第3階層の
制御記憶70と第2階層の制御記憶 50の制御下にお
いて、下記と同様な動作でFWロードが完了される。
このようにして、全階層の全制御記憶40〜90にFW
ロードが完了したら、この入出力処理装置20はレディ
状態となり、CPUからの入出力命令を持ち、入出力命
令が来たら、全制御記憶40〜90の制御の元に、デー
タバス300を使って入出力装置311〜31nと記憶
装置10の間でデータ転送を行う。
ロードが完了したら、この入出力処理装置20はレディ
状態となり、CPUからの入出力命令を持ち、入出力命
令が来たら、全制御記憶40〜90の制御の元に、デー
タバス300を使って入出力装置311〜31nと記憶
装置10の間でデータ転送を行う。
[発明の効果]
以上説明したように本発明は、各制御記憶に格納される
FWデータを保持する手段と、各制御記憶に格納される
FWデータを記憶装置に送出する手段と、各制御記憶内
に記憶装置よりのデータバスからデータを受取り記憶す
る手段と、1つの階層の制御記憶へのFWデータ格納時
、全制御記憶に同一データ格納を指示する手段とを有す
ることにより、各階層の制御記憶が同時にかつ特別なパ
スを使用しないで、FWデータを格納でき、FWロード
時間の重縮、システムの簡単化ができる効果がある。
FWデータを保持する手段と、各制御記憶に格納される
FWデータを記憶装置に送出する手段と、各制御記憶内
に記憶装置よりのデータバスからデータを受取り記憶す
る手段と、1つの階層の制御記憶へのFWデータ格納時
、全制御記憶に同一データ格納を指示する手段とを有す
ることにより、各階層の制御記憶が同時にかつ特別なパ
スを使用しないで、FWデータを格納でき、FWロード
時間の重縮、システムの簡単化ができる効果がある。
また、本発明は、各制御記憶に格納されるFWデータを
保持する手段と、各階層の制御記憶内に、入出力装置よ
りのデータバスからデータを受取り記憶する手段と、デ
ータバスにFWデータを送出する手段と、1つの階層の
FWデータを格納する時に、制御記憶に対し、データ送
出及び受取りを指示する手段とを有し、下階層の制御記
憶から順次格納を行うことができ、特別なバスを使用す
ることなくFWロード時間の重縮、システムの簡単化が
できる効果がある。
保持する手段と、各階層の制御記憶内に、入出力装置よ
りのデータバスからデータを受取り記憶する手段と、デ
ータバスにFWデータを送出する手段と、1つの階層の
FWデータを格納する時に、制御記憶に対し、データ送
出及び受取りを指示する手段とを有し、下階層の制御記
憶から順次格納を行うことができ、特別なバスを使用す
ることなくFWロード時間の重縮、システムの簡単化が
できる効果がある。
第1図は本発明の第1実施例を示したブロック図、第2
図は本発明の第2実施例を示したブロック図、第3図は
、従来の技術を示したブロック図である。 1・・・第1の記憶装置、2・・・第2の記憶装置、3
・・・入出力処理装置、41〜4n・・・入出力装置、
5・・・命令制御部、6〜11・・・制御記憶、12〜
17・・・データ記憶部、18〜23・・・データ格納
制御部、24.25・・・信号線、26〜33・・・デ
ータバス、10・・・記憶装置、20・・・入出力処理
装置、40〜90・・・制御記憶、100〜150・・
・データ格納制御部、160〜210・・・データ記憶
部、311〜31n・・・入出力装置、30・・・命令
制御部、22o。 230・・・信号線、240〜300・・・データバス
、510・・・第1の記憶装置、520・・・第2の記
憶装置、530・・・入出力処理装置、540〜570
・・・制御記憶、580〜610・・・データ格納制御
部、620〜650・・・FW格納制御部、660〜6
90・・・データ記憶部、700・・・人出力制御部、
711〜71n・・・入出力装置、730〜800゜8
50・・・信号線、810〜840・・・FWロード用
データバス、860,871.〜87n・・・データ転
送用データバス。 第1図 第2図
図は本発明の第2実施例を示したブロック図、第3図は
、従来の技術を示したブロック図である。 1・・・第1の記憶装置、2・・・第2の記憶装置、3
・・・入出力処理装置、41〜4n・・・入出力装置、
5・・・命令制御部、6〜11・・・制御記憶、12〜
17・・・データ記憶部、18〜23・・・データ格納
制御部、24.25・・・信号線、26〜33・・・デ
ータバス、10・・・記憶装置、20・・・入出力処理
装置、40〜90・・・制御記憶、100〜150・・
・データ格納制御部、160〜210・・・データ記憶
部、311〜31n・・・入出力装置、30・・・命令
制御部、22o。 230・・・信号線、240〜300・・・データバス
、510・・・第1の記憶装置、520・・・第2の記
憶装置、530・・・入出力処理装置、540〜570
・・・制御記憶、580〜610・・・データ格納制御
部、620〜650・・・FW格納制御部、660〜6
90・・・データ記憶部、700・・・人出力制御部、
711〜71n・・・入出力装置、730〜800゜8
50・・・信号線、810〜840・・・FWロード用
データバス、860,871.〜87n・・・データ転
送用データバス。 第1図 第2図
Claims (1)
- 【特許請求の範囲】 1)多重化され、かつ複数の階層からなる制御記憶を持
ち、記憶装置と入出力装置間でデータ転送制御を行う入
出力処理装置において、 各階層の制御記憶に格納されるFWデータを保持する手
段と、 各階層の制御記憶に格納されるFWデータを前記記憶装
置に送出する手段と、 各階層の制御記憶内に、前記記憶装置からのデータバス
からデータを受取り記憶する手段と、1つの階層の制御
記憶へのFWデータ格納時に、全制御記憶に同一データ
格納を指示する手段とを有し、 各階層の制御記憶が同時にFWデータを格納することを
特徴とする入出力処理装置。 2)多重化され、かつ複数の階層からなる制御記憶を持
ち、記憶装置と入出力装置間でデータ転送制御を行う入
出力処理装置において、 各階層の制御記憶に格納されるFWデータを保持する手
段と、 各階層の制御記憶内に、前記入出力装置からのデータバ
スからデータを受取り記憶する手段と、データバスにF
Wデータを送出する手段と、1つの階層のFWデータを
格納する時に、制御記憶に対し、データ送出及び受取り
を指示する手段とを有し、 FWロード時に下階層の制御記憶から順次に格納するこ
とを特徴とする入出力処理装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63214789A JP2664950B2 (ja) | 1988-08-31 | 1988-08-31 | 入出力処理装置 |
EP89116004A EP0357032B1 (en) | 1988-08-31 | 1989-08-30 | Data processing system capable of storing firmware data in control memories of an input-output processor with reduced hardware |
CA000609922A CA1324838C (en) | 1988-08-31 | 1989-08-30 | Data processing system capable of storing firmware data in control memories of an input-output processor with reduced hardware |
AU40914/89A AU615330B2 (en) | 1988-08-31 | 1989-08-30 | Data processing system capable of storing firmware data in control memories of an input-output processor with reduced hardware |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5646163A (en) * | 1992-10-30 | 1997-07-08 | The Procter & Gamble Company | Quinolone 5-(N-heterosubstituted amino) antimicrobials |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
JPS61128335A (ja) * | 1984-11-28 | 1986-06-16 | Fujitsu Ltd | マイクロプログラムロ−ド処理方式 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3710324A (en) * | 1970-04-01 | 1973-01-09 | Digital Equipment Corp | Data processing system |
US4042914A (en) * | 1976-05-17 | 1977-08-16 | Honeywell Information Systems Inc. | Microprogrammed control of foreign processor control functions |
US4325119A (en) * | 1977-01-19 | 1982-04-13 | Honeywell Information Systems Inc. | Process and apparatus employing microprogrammed control commands for transferring information between a control processor and communications channels |
US4172281A (en) * | 1977-08-30 | 1979-10-23 | Hewlett-Packard Company | Microprogrammable control processor for a minicomputer or the like |
JPS5764383A (en) * | 1980-10-03 | 1982-04-19 | Toshiba Corp | Address converting method and its device |
US4583167A (en) * | 1981-06-24 | 1986-04-15 | Elevator Gmbh | Procedure and apparatus for conveying external and output data to a processor system |
US4928223A (en) * | 1982-10-06 | 1990-05-22 | Fairchild Semiconductor Corporation | Floating point microprocessor with directable two level microinstructions |
US4665482A (en) * | 1983-06-13 | 1987-05-12 | Honeywell Information Systems Inc. | Data multiplex control facility |
JPH0644251B2 (ja) * | 1986-08-28 | 1994-06-08 | 日本電気株式会社 | デ−タ処理装置 |
US4783730A (en) * | 1986-09-19 | 1988-11-08 | Datapoint Corporation | Input/output control technique utilizing multilevel memory structure for processor and I/O communication |
US4803623A (en) * | 1986-10-31 | 1989-02-07 | Honeywell Bull Inc. | Universal peripheral controller self-configuring bootloadable ramware |
US4914576A (en) * | 1986-12-18 | 1990-04-03 | Bull Hn Information Systems Inc. | Apparatus and method of loading a control store memory of a central subsystem |
US4910666A (en) * | 1986-12-18 | 1990-03-20 | Bull Hn Information Systems Inc. | Apparatus for loading and verifying a control store memory of a central subsystem |
US4965721A (en) * | 1987-03-31 | 1990-10-23 | Bull Hn Information Systems Inc. | Firmware state apparatus for controlling sequencing of processing including test operation in multiple data lines of communication |
US5113500A (en) * | 1989-08-23 | 1992-05-12 | Unisys Corporation | Multiple cooperating and concurrently operating processors using individually dedicated memories |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
JPS61128335A (ja) * | 1984-11-28 | 1986-06-16 | Fujitsu Ltd | マイクロプログラムロ−ド処理方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5646163A (en) * | 1992-10-30 | 1997-07-08 | The Procter & Gamble Company | Quinolone 5-(N-heterosubstituted amino) antimicrobials |
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