JPH0264759A - 入出力処理装置 - Google Patents
入出力処理装置Info
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- JPH0264759A JPH0264759A JP63214789A JP21478988A JPH0264759A JP H0264759 A JPH0264759 A JP H0264759A JP 63214789 A JP63214789 A JP 63214789A JP 21478988 A JP21478988 A JP 21478988A JP H0264759 A JPH0264759 A JP H0264759A
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- 230000015654 memory Effects 0.000 claims abstract description 78
- 230000000717 retained effect Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 abstract description 32
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- Information Transfer Between Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、入出力処理装置に関するもので、特に階層Ｆ
Ｗ化された入出力処理装置の制御記憶へのＦＷロード制
御に関する。
Ｗ化された入出力処理装置の制御記憶へのＦＷロード制
御に関する。
以下余白
［従来の技術］
第３図を参照して、従来の入出力処理装置を説明する。
まず、ＦＷロード命令が、信号線７３０を介して、ＦＷ
格納制御部６２０に送られる。ＦＷ格納制御部６２０は
、それに応じて信号線７７０を介して、データ格納制御
部５８０にＦＷロード要求を行う。データ格納制御部５
８０は、データ記憶部６６０にＦＷロード用データバス
８１０を介してデータ格納指示をし、第２の記憶装置５
２０にＦＷデータ要求を行う。第２の記憶装置５２０は
、それに応じてＦＷロード用データバス８１０を介して
データ記憶部６６０にＦＷデータを送る。
格納制御部６２０に送られる。ＦＷ格納制御部６２０は
、それに応じて信号線７７０を介して、データ格納制御
部５８０にＦＷロード要求を行う。データ格納制御部５
８０は、データ記憶部６６０にＦＷロード用データバス
８１０を介してデータ格納指示をし、第２の記憶装置５
２０にＦＷデータ要求を行う。第２の記憶装置５２０は
、それに応じてＦＷロード用データバス８１０を介して
データ記憶部６６０にＦＷデータを送る。
データ記憶部６６０は、送られてきたＦＷデータを格納
する。以上の動作を別の制御記憶５５ｏ。
する。以上の動作を別の制御記憶５５ｏ。
５６０．５７０にも順番に行う。そして、全制御記憶が
ＦＷロードを完了すると、データ転送用データバス８６
０，８７１〜８７ｎを用いて、通常のデータ転送を行う
ようになっていた。
ＦＷロードを完了すると、データ転送用データバス８６
０，８７１〜８７ｎを用いて、通常のデータ転送を行う
ようになっていた。
以下余白
［発明が解決しようとする課題］
しかしながら、上述した従来の入出力処理装置は、制御
記憶にＦＷデータを格納する時は、各制御記憶に対して
、通常のデータ転送に使われるデータバス以外の個別の
データバスを使って、別々に格納しなければならないた
め、時間がかがり、ＨＷｆｆｉも大きいという欠点があ
る。
記憶にＦＷデータを格納する時は、各制御記憶に対して
、通常のデータ転送に使われるデータバス以外の個別の
データバスを使って、別々に格納しなければならないた
め、時間がかがり、ＨＷｆｆｉも大きいという欠点があ
る。
そこで、本発明の技術的課題は、上記欠点に鑑み各階層
の制御記憶が同時に、或は、下階層の制御記憶から順次
格納を行い、且つ、特別なパスを使用することなく、Ｆ
Ｗロード時間の短縮・システムの簡略化を行える入出力
処理装置を提供することである。
の制御記憶が同時に、或は、下階層の制御記憶から順次
格納を行い、且つ、特別なパスを使用することなく、Ｆ
Ｗロード時間の短縮・システムの簡略化を行える入出力
処理装置を提供することである。
Ｃ課題を解決するための手段］
本発明によれば各制御記憶に格納されるＦＷデータを保
持する手段と、各制御記憶に格納されるＦＷデータを記
憶装置に送出する手段と、各制御記憶内に記憶装置より
のデータバスからデータを受取り記憶する手段と、１つ
の階層の制御記憶のＦＷデータロード時、全制御記憶に
同一データ格納を指示する手段とを有し、各階層の制御
記憶は、同時にＦＷデータを格納するよう構成されてい
ることを特徴とする入出力処理装置が得られる。
持する手段と、各制御記憶に格納されるＦＷデータを記
憶装置に送出する手段と、各制御記憶内に記憶装置より
のデータバスからデータを受取り記憶する手段と、１つ
の階層の制御記憶のＦＷデータロード時、全制御記憶に
同一データ格納を指示する手段とを有し、各階層の制御
記憶は、同時にＦＷデータを格納するよう構成されてい
ることを特徴とする入出力処理装置が得られる。
また、本発明によれば、各制御記憶に格納されるＦＷデ
ータを保持する手段と、各階層の制御記憶内に、入出力
装置からのデータバスからデータを受取り記憶する手段
と、データバスにＦＷデータを送出する手段と、１つの
階層のＦＷデータを格納する時に、１制御記憶に対し、
データ送出及び受取りを指示する手段とを有することに
よりＦＷロード時に下階層の制御記憶から順次に格納す
るよう構成されていることを特徴とする入出力処理装置
が得られる。
ータを保持する手段と、各階層の制御記憶内に、入出力
装置からのデータバスからデータを受取り記憶する手段
と、データバスにＦＷデータを送出する手段と、１つの
階層のＦＷデータを格納する時に、１制御記憶に対し、
データ送出及び受取りを指示する手段とを有することに
よりＦＷロード時に下階層の制御記憶から順次に格納す
るよう構成されていることを特徴とする入出力処理装置
が得られる。
［実施例］
次に、本発明について図面を参照して説明する。
−第１実施例−
第１図に第１実施例のブロック図を示す。
第１の記憶装置ｔ１は、各階層の制御記憶６〜１１に送
出されるＦＷデータを格納する。第２の記憶装置２は、
全階層の全制御記憶６〜１１に記憶されるＦＷデータが
保持しである。入出力処理装置３は、３つの階層から成
り、第１階層の制御記憶６は、ＦＷデータと通常データ
の要求及び格納指示を行うデータ格納制御部１８とＦＷ
データを格納するデータ記憶部１２とから構成されてお
り、第２・第３の階層制御記憶７〜１１は、制御部ｔ５
６の制御下により、ＦＷデータと通常データの要求及び
格納指示を行うデータ格納制御部１９〜２３とＦＷデー
タを格納するデータ記憶部１３〜１７とから構成されて
いる。また、ＦＷデのロードや他の入出力命令を受取り
、第２の記装置２やデータ格納制御部１８に指示を出す
命令制御部５も、入出力処理装置３の中に位置する。
出されるＦＷデータを格納する。第２の記憶装置２は、
全階層の全制御記憶６〜１１に記憶されるＦＷデータが
保持しである。入出力処理装置３は、３つの階層から成
り、第１階層の制御記憶６は、ＦＷデータと通常データ
の要求及び格納指示を行うデータ格納制御部１８とＦＷ
データを格納するデータ記憶部１２とから構成されてお
り、第２・第３の階層制御記憶７〜１１は、制御部ｔ５
６の制御下により、ＦＷデータと通常データの要求及び
格納指示を行うデータ格納制御部１９〜２３とＦＷデー
タを格納するデータ記憶部１３〜１７とから構成されて
いる。また、ＦＷデのロードや他の入出力命令を受取り
、第２の記装置２やデータ格納制御部１８に指示を出す
命令制御部５も、入出力処理装置３の中に位置する。
入出力装置４１〜４ｎは、入出力処理装置３とＦＷロー
ド完了後、各制御記憶６〜１１の制御下に、データバス
２２を使って通常のデータ転送を行う。
ド完了後、各制御記憶６〜１１の制御下に、データバス
２２を使って通常のデータ転送を行う。
次に第１実施例の動作の詳細を説明する。
ＦＷロード命令が信号線２４を介して命令制御部５に出
されると、命令制御部５は、信号線２５を介して、デー
タ格納制御部１８にＦＷロード指示を、第２の記憶装置
２に、信号線１９を介して、第１階層のＦＷデータをデ
ータバス２６を介して第１の記憶装置１に送るよう指示
する。それに応じてデータ格納制御部１８は、第１階層
の制御記憶６に記憶されるＦＷデータを第１の記憶装置
１にデータバス２７を介して要求し、データ記憶部１２
は、データ格納制御部１８の指示により、データバス２
７．２８を介して第１の記憶装置１がら送られてきたＦ
Ｗデータを格納する。また、上記送られてきたＦＷデー
タは、第１階層にいくつか制御記憶を存在させても、同
時に格納可能である。次に第２階層の制御記憶７．８に
ＦＷデータを格納する場合節２の記憶装置２から、第１
の記憶装置１ヘデータパス２６を介して、第２階層のＦ
Ｗデータが送られ、第１階層の制御記憶６の制御下にお
いて、第１の記憶装置１からデータバス２７．２９．３
０を介して送られてきたＦＷデータをデータ記憶部１４
．１５は同時に格納する。
されると、命令制御部５は、信号線２５を介して、デー
タ格納制御部１８にＦＷロード指示を、第２の記憶装置
２に、信号線１９を介して、第１階層のＦＷデータをデ
ータバス２６を介して第１の記憶装置１に送るよう指示
する。それに応じてデータ格納制御部１８は、第１階層
の制御記憶６に記憶されるＦＷデータを第１の記憶装置
１にデータバス２７を介して要求し、データ記憶部１２
は、データ格納制御部１８の指示により、データバス２
７．２８を介して第１の記憶装置１がら送られてきたＦ
Ｗデータを格納する。また、上記送られてきたＦＷデー
タは、第１階層にいくつか制御記憶を存在させても、同
時に格納可能である。次に第２階層の制御記憶７．８に
ＦＷデータを格納する場合節２の記憶装置２から、第１
の記憶装置１ヘデータパス２６を介して、第２階層のＦ
Ｗデータが送られ、第１階層の制御記憶６の制御下にお
いて、第１の記憶装置１からデータバス２７．２９．３
０を介して送られてきたＦＷデータをデータ記憶部１４
．１５は同時に格納する。
そして、次に、第３階層の全制御記憶９，１０゜１１に
ＦＷデータを格納するが、その場合においても、第２の
記憶装置２から、第１の記憶装置１ヘデータパス２６を
介して、第３階層のＦＷデータが送られ、第１階層の制
御記憶６の制御下において、第１の記憶装置１から、デ
ータバス２７゜３１．３２．３３を介して送られてきた
ＦＷデータをデータ記憶部１６．１７．１８は同時に格
納し、全階層の全制御記憶６〜１１へのＦＷロードは完
了する。
ＦＷデータを格納するが、その場合においても、第２の
記憶装置２から、第１の記憶装置１ヘデータパス２６を
介して、第３階層のＦＷデータが送られ、第１階層の制
御記憶６の制御下において、第１の記憶装置１から、デ
ータバス２７゜３１．３２．３３を介して送られてきた
ＦＷデータをデータ記憶部１６．１７．１８は同時に格
納し、全階層の全制御記憶６〜１１へのＦＷロードは完
了する。
そして、この入出力処理装置３は、レディ状態となり、
ＣＰＵからの入出力命令を持ち、入出力命令が来たら、
全制御記憶６〜１１の制御の元に、データバス２２を使
って入出力装置４１〜４ｎと、第１の記憶装置１の間で
、データ転送を行う。
ＣＰＵからの入出力命令を持ち、入出力命令が来たら、
全制御記憶６〜１１の制御の元に、データバス２２を使
って入出力装置４１〜４ｎと、第１の記憶装置１の間で
、データ転送を行う。
−第２実施例−
第２図は、本発明の第２実施例のブロック図である。
記憶装置１０は、通常のデータ転送に使用する。
入出力処理装置２０は、３つの階層から成り、制御記憶
４０，５０．７０はＦＷデータと通常データの要求及び
格納と送出の指示を行うデータ格納制御部１００，１１
０，１３０と、データの格納を行うデータ記憶部１６０
，１７０，１９０とから構成されており、制御記憶６０
，８０．９０は、制御部ｔａ４０，５０．７０の制御下
において、ＦＷデータと通常データの要求及び格納と送
出の指示を行うデータ格納制御部１２０，１４０゜１５
０と、データの格納を行うデータ記憶部１８０．２００
，２１０とから構成されている。
４０，５０．７０はＦＷデータと通常データの要求及び
格納と送出の指示を行うデータ格納制御部１００，１１
０，１３０と、データの格納を行うデータ記憶部１６０
，１７０，１９０とから構成されており、制御記憶６０
，８０．９０は、制御部ｔａ４０，５０．７０の制御下
において、ＦＷデータと通常データの要求及び格納と送
出の指示を行うデータ格納制御部１２０，１４０゜１５
０と、データの格納を行うデータ記憶部１８０．２００
，２１０とから構成されている。
また、ＦＷデータのロードや他の入出力命令を受取り、
データ格納制御部１３０に指示を出す命令制御部３も入
出力処理装置２０の中に位置する。
データ格納制御部１３０に指示を出す命令制御部３も入
出力処理装置２０の中に位置する。
入出力装置３１１〜３１ｎ中の１つの入出力装置３１１
には、全階層の全制御記憶４０〜９０に格納されるＦＷ
データが保持してあり、入出力装置３１１〜３１ｎは、
ＦＷロード完了後入出力処理装置２０とデータバス３０
０を使って記憶装置１０との間で、通常のデータ転送を
行う。
には、全階層の全制御記憶４０〜９０に格納されるＦＷ
データが保持してあり、入出力装置３１１〜３１ｎは、
ＦＷロード完了後入出力処理装置２０とデータバス３０
０を使って記憶装置１０との間で、通常のデータ転送を
行う。
次に第２図の動作について説明する。
まず、ＦＷロード命令が信号線２２０を介して命令制御
部３０に出されると、命令制御部３０は、最初に第３階
層の制御記憶７０の記憶部１９０にＦＷデータを格納す
るため、信号線２３０を介してデータ格納制御部１３０
にＦＷロード指示を出し、それに応じてデータ格納制御
部１３０は、入出力装置３１１に、データバス３００を
介してデータ転送を起動する。そして、入出力装置３１
１からデータバス２７０，３００を介して送られてきた
第３階層の制御記憶７０〜９０に格納されるＦＷデータ
を、データ記憶部１９０に格納する。
部３０に出されると、命令制御部３０は、最初に第３階
層の制御記憶７０の記憶部１９０にＦＷデータを格納す
るため、信号線２３０を介してデータ格納制御部１３０
にＦＷロード指示を出し、それに応じてデータ格納制御
部１３０は、入出力装置３１１に、データバス３００を
介してデータ転送を起動する。そして、入出力装置３１
１からデータバス２７０，３００を介して送られてきた
第３階層の制御記憶７０〜９０に格納されるＦＷデータ
を、データ記憶部１９０に格納する。
そして、制御記憶７０の制御下において、第３階層の他
の制御記憶８０．９０はデータバス２７０〜３００を介
してデータ記憶部１６０から送られてきたＦＷデータを
データ記憶部２００，２１０に格納し制御記憶５０配下
の第３階層のＦＷロードは完了する。次に第２階層の制
御記憶へのＦＷデータ格納においては、第３階層の制御
記憶７０の制御下において、入出力装置３１１からデー
タバス２５１を介して送られてきた第２階層の制御記憶
５０．６０に格納されるＦＷデータを記憶部１７０は格
納し、データ格納制御部１１０は、第２階層の制御記憶
６０のデータ記憶部１８０に、データバス２５０，２６
０．３００を介してＦＷデータを送出する。よって第２
階層のＦＷロードも完了する。また、制御記憶６０の配
下にもつながりうる第３階層の制御記憶に関しては、こ
の第２階層のＦＷロード完了後、制御記憶５０の制御下
においてＦＷロードが行われる。そして最後に第１階層
の制御記憶へのＦＷデータ格納においても、第３階層の
制御記憶７０と第２階層の制御記憶 ５０の制御下にお
いて、下記と同様な動作でＦＷロードが完了される。
の制御記憶８０．９０はデータバス２７０〜３００を介
してデータ記憶部１６０から送られてきたＦＷデータを
データ記憶部２００，２１０に格納し制御記憶５０配下
の第３階層のＦＷロードは完了する。次に第２階層の制
御記憶へのＦＷデータ格納においては、第３階層の制御
記憶７０の制御下において、入出力装置３１１からデー
タバス２５１を介して送られてきた第２階層の制御記憶
５０．６０に格納されるＦＷデータを記憶部１７０は格
納し、データ格納制御部１１０は、第２階層の制御記憶
６０のデータ記憶部１８０に、データバス２５０，２６
０．３００を介してＦＷデータを送出する。よって第２
階層のＦＷロードも完了する。また、制御記憶６０の配
下にもつながりうる第３階層の制御記憶に関しては、こ
の第２階層のＦＷロード完了後、制御記憶５０の制御下
においてＦＷロードが行われる。そして最後に第１階層
の制御記憶へのＦＷデータ格納においても、第３階層の
制御記憶７０と第２階層の制御記憶 ５０の制御下にお
いて、下記と同様な動作でＦＷロードが完了される。
このようにして、全階層の全制御記憶４０〜９０にＦＷ
ロードが完了したら、この入出力処理装置２０はレディ
状態となり、ＣＰＵからの入出力命令を持ち、入出力命
令が来たら、全制御記憶４０〜９０の制御の元に、デー
タバス３００を使って入出力装置３１１〜３１ｎと記憶
装置１０の間でデータ転送を行う。
ロードが完了したら、この入出力処理装置２０はレディ
状態となり、ＣＰＵからの入出力命令を持ち、入出力命
令が来たら、全制御記憶４０〜９０の制御の元に、デー
タバス３００を使って入出力装置３１１〜３１ｎと記憶
装置１０の間でデータ転送を行う。
［発明の効果］
以上説明したように本発明は、各制御記憶に格納される
ＦＷデータを保持する手段と、各制御記憶に格納される
ＦＷデータを記憶装置に送出する手段と、各制御記憶内
に記憶装置よりのデータバスからデータを受取り記憶す
る手段と、１つの階層の制御記憶へのＦＷデータ格納時
、全制御記憶に同一データ格納を指示する手段とを有す
ることにより、各階層の制御記憶が同時にかつ特別なパ
スを使用しないで、ＦＷデータを格納でき、ＦＷロード
時間の重縮、システムの簡単化ができる効果がある。
ＦＷデータを保持する手段と、各制御記憶に格納される
ＦＷデータを記憶装置に送出する手段と、各制御記憶内
に記憶装置よりのデータバスからデータを受取り記憶す
る手段と、１つの階層の制御記憶へのＦＷデータ格納時
、全制御記憶に同一データ格納を指示する手段とを有す
ることにより、各階層の制御記憶が同時にかつ特別なパ
スを使用しないで、ＦＷデータを格納でき、ＦＷロード
時間の重縮、システムの簡単化ができる効果がある。
また、本発明は、各制御記憶に格納されるＦＷデータを
保持する手段と、各階層の制御記憶内に、入出力装置よ
りのデータバスからデータを受取り記憶する手段と、デ
ータバスにＦＷデータを送出する手段と、１つの階層の
ＦＷデータを格納する時に、制御記憶に対し、データ送
出及び受取りを指示する手段とを有し、下階層の制御記
憶から順次格納を行うことができ、特別なバスを使用す
ることなくＦＷロード時間の重縮、システムの簡単化が
できる効果がある。
保持する手段と、各階層の制御記憶内に、入出力装置よ
りのデータバスからデータを受取り記憶する手段と、デ
ータバスにＦＷデータを送出する手段と、１つの階層の
ＦＷデータを格納する時に、制御記憶に対し、データ送
出及び受取りを指示する手段とを有し、下階層の制御記
憶から順次格納を行うことができ、特別なバスを使用す
ることなくＦＷロード時間の重縮、システムの簡単化が
できる効果がある。
第１図は本発明の第１実施例を示したブロック図、第２
図は本発明の第２実施例を示したブロック図、第３図は
、従来の技術を示したブロック図である。 １・・・第１の記憶装置、２・・・第２の記憶装置、３
・・・入出力処理装置、４１〜４ｎ・・・入出力装置、
５・・・命令制御部、６〜１１・・・制御記憶、１２〜
１７・・・データ記憶部、１８〜２３・・・データ格納
制御部、２４．２５・・・信号線、２６〜３３・・・デ
ータバス、１０・・・記憶装置、２０・・・入出力処理
装置、４０〜９０・・・制御記憶、１００〜１５０・・
・データ格納制御部、１６０〜２１０・・・データ記憶
部、３１１〜３１ｎ・・・入出力装置、３０・・・命令
制御部、２２ｏ。 ２３０・・・信号線、２４０〜３００・・・データバス
、５１０・・・第１の記憶装置、５２０・・・第２の記
憶装置、５３０・・・入出力処理装置、５４０〜５７０
・・・制御記憶、５８０〜６１０・・・データ格納制御
部、６２０〜６５０・・・ＦＷ格納制御部、６６０〜６
９０・・・データ記憶部、７００・・・人出力制御部、
７１１〜７１ｎ・・・入出力装置、７３０〜８００゜８
５０・・・信号線、８１０〜８４０・・・ＦＷロード用
データバス、８６０，８７１．〜８７ｎ・・・データ転
送用データバス。 第１図 第２図
図は本発明の第２実施例を示したブロック図、第３図は
、従来の技術を示したブロック図である。 １・・・第１の記憶装置、２・・・第２の記憶装置、３
・・・入出力処理装置、４１〜４ｎ・・・入出力装置、
５・・・命令制御部、６〜１１・・・制御記憶、１２〜
１７・・・データ記憶部、１８〜２３・・・データ格納
制御部、２４．２５・・・信号線、２６〜３３・・・デ
ータバス、１０・・・記憶装置、２０・・・入出力処理
装置、４０〜９０・・・制御記憶、１００〜１５０・・
・データ格納制御部、１６０〜２１０・・・データ記憶
部、３１１〜３１ｎ・・・入出力装置、３０・・・命令
制御部、２２ｏ。 ２３０・・・信号線、２４０〜３００・・・データバス
、５１０・・・第１の記憶装置、５２０・・・第２の記
憶装置、５３０・・・入出力処理装置、５４０〜５７０
・・・制御記憶、５８０〜６１０・・・データ格納制御
部、６２０〜６５０・・・ＦＷ格納制御部、６６０〜６
９０・・・データ記憶部、７００・・・人出力制御部、
７１１〜７１ｎ・・・入出力装置、７３０〜８００゜８
５０・・・信号線、８１０〜８４０・・・ＦＷロード用
データバス、８６０，８７１．〜８７ｎ・・・データ転
送用データバス。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １）多重化され、かつ複数の階層からなる制御記憶を持
ち、記憶装置と入出力装置間でデータ転送制御を行う入
出力処理装置において、 各階層の制御記憶に格納されるＦＷデータを保持する手
段と、 各階層の制御記憶に格納されるＦＷデータを前記記憶装
置に送出する手段と、 各階層の制御記憶内に、前記記憶装置からのデータバス
からデータを受取り記憶する手段と、１つの階層の制御
記憶へのＦＷデータ格納時に、全制御記憶に同一データ
格納を指示する手段とを有し、 各階層の制御記憶が同時にＦＷデータを格納することを
特徴とする入出力処理装置。 ２）多重化され、かつ複数の階層からなる制御記憶を持
ち、記憶装置と入出力装置間でデータ転送制御を行う入
出力処理装置において、 各階層の制御記憶に格納されるＦＷデータを保持する手
段と、 各階層の制御記憶内に、前記入出力装置からのデータバ
スからデータを受取り記憶する手段と、データバスにＦ
Ｗデータを送出する手段と、１つの階層のＦＷデータを
格納する時に、制御記憶に対し、データ送出及び受取り
を指示する手段とを有し、 ＦＷロード時に下階層の制御記憶から順次に格納するこ
とを特徴とする入出力処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214789A JP2664950B2 (ja) | 1988-08-31 | 1988-08-31 | 入出力処理装置 |
| EP89116004A EP0357032B1 (en) | 1988-08-31 | 1989-08-30 | Data processing system capable of storing firmware data in control memories of an input-output processor with reduced hardware |
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Cited By (1)
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|---|---|---|---|---|
| US5646163A (en) * | 1992-10-30 | 1997-07-08 | The Procter & Gamble Company | Quinolone 5-(N-heterosubstituted amino) antimicrobials |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
| JPS61128335A (ja) * | 1984-11-28 | 1986-06-16 | Fujitsu Ltd | マイクロプログラムロ−ド処理方式 |
Family Cites Families (15)
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|---|---|---|---|---|
| US3710324A (en) * | 1970-04-01 | 1973-01-09 | Digital Equipment Corp | Data processing system |
| US4042914A (en) * | 1976-05-17 | 1977-08-16 | Honeywell Information Systems Inc. | Microprogrammed control of foreign processor control functions |
| US4325119A (en) * | 1977-01-19 | 1982-04-13 | Honeywell Information Systems Inc. | Process and apparatus employing microprogrammed control commands for transferring information between a control processor and communications channels |
| US4172281A (en) * | 1977-08-30 | 1979-10-23 | Hewlett-Packard Company | Microprogrammable control processor for a minicomputer or the like |
| JPS5764383A (en) * | 1980-10-03 | 1982-04-19 | Toshiba Corp | Address converting method and its device |
| US4583167A (en) * | 1981-06-24 | 1986-04-15 | Elevator Gmbh | Procedure and apparatus for conveying external and output data to a processor system |
| US4928223A (en) * | 1982-10-06 | 1990-05-22 | Fairchild Semiconductor Corporation | Floating point microprocessor with directable two level microinstructions |
| US4665482A (en) * | 1983-06-13 | 1987-05-12 | Honeywell Information Systems Inc. | Data multiplex control facility |
| JPH0644251B2 (ja) * | 1986-08-28 | 1994-06-08 | 日本電気株式会社 | デ−タ処理装置 |
| US4783730A (en) * | 1986-09-19 | 1988-11-08 | Datapoint Corporation | Input/output control technique utilizing multilevel memory structure for processor and I/O communication |
| US4803623A (en) * | 1986-10-31 | 1989-02-07 | Honeywell Bull Inc. | Universal peripheral controller self-configuring bootloadable ramware |
| US4914576A (en) * | 1986-12-18 | 1990-04-03 | Bull Hn Information Systems Inc. | Apparatus and method of loading a control store memory of a central subsystem |
| US4910666A (en) * | 1986-12-18 | 1990-03-20 | Bull Hn Information Systems Inc. | Apparatus for loading and verifying a control store memory of a central subsystem |
| US4965721A (en) * | 1987-03-31 | 1990-10-23 | Bull Hn Information Systems Inc. | Firmware state apparatus for controlling sequencing of processing including test operation in multiple data lines of communication |
| US5113500A (en) * | 1989-08-23 | 1992-05-12 | Unisys Corporation | Multiple cooperating and concurrently operating processors using individually dedicated memories |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
| JPS61128335A (ja) * | 1984-11-28 | 1986-06-16 | Fujitsu Ltd | マイクロプログラムロ−ド処理方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646163A (en) * | 1992-10-30 | 1997-07-08 | The Procter & Gamble Company | Quinolone 5-(N-heterosubstituted amino) antimicrobials |
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