JP3724752B2 - Time slot replacement circuit - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明はタイムスロット入替回路に関し、更に詳しくは入力データをシステムの接続情報に従うランダムモードで第1,第2のバッファ回路に交互に書き込むと同時に、従前の書込データをシーケンシャルモードで第2,第1のバッファ回路から交互に読み出してタイムスロット入替回路の出力データとなすダブルバッファ方式のタイムスロット入替回路に関する。
【0002】
タイムスロット入替回路は、加入者系伝送装置、交換機、ディジタルクロスコネクト装置、PBX等におけるタイムスイッチ実現手段として広く利用されている。近年、収容加入者数の増大に伴い、単位時間(例えば1フレーム)当たりに収容するタイムスロット数も増大している。このため、タイムスイッチメモリの高速化、大容量化が進んでいるが、この種のタイムスロット入替回路では後述する不要データのマスク処理が必要であり、効率よい実現が望まれる。
【0003】
【従来の技術】
図5は従来技術を説明する図で、図5(A)は従来のダブルバッファ方式による一例のタイムスロット入替回路のブロック図を示している。図中、1〜4は3ステートのバッファ回路(BF)、5,6はデータセレクタ(SEL)、7,8はRAM、9は書込カウンタ(WC)、10はアドレスコントロールメモリ(ACM)、11はシーケンシャル読出カウンタ(SRC)である。
【0004】
システムの面切替信号FSL=1の時はRAM7に入力データを書き込み、同時にRAM8から出力データを読み出す。以下、詳述する。
RAM7の側において、FSL=1の時はバッファ回路1が付勢され、RAM7のデータ端子DAに入力データが加えられる。このRAM7はFSL=1によりデータ書込モードWである。一方、書込カウンタ9は入力データに同期した書込クロック信号WCKによりシーケンシャルにカウントアップする。ACM10は書込カウンタ9のカウント出力をシステムの接続情報に従って対応するうランダムな書込アドレス信号RWAに変換する。セレクタ5はFSL=1の時に入力a側を選択し、FSL=0の時に入力b側を選択する。今は、FSL=1であるから、a側のランダム書込アドレスRWAが選択される。またこれと併せて書込クロック信号WCKが選択され、これがデータ書込パルス信号WPとしてRAM7のストローブ端子STBに加えられる。こうして入力データはRAM7のランダム書込アドレスRWAに順次書き込まれる。
【0005】
RAM8の側において、FSL=1の時はバッファ回路4が付勢され、RAM8の読出データが出力データとなる。このRAM8はFSL=1によりデータ読出モードRである。一方、シーケンシャル読出カウンタ11は読出クロック信号RCKによりシーケンシャルにカウントアップする。セレクタ6はFSL=1の時に入力a側を選択し、FSL=0の時に入力b側を選択する。今は、FSL=1であるから、a側のシーケンシャル読出アドレスSRAが選択される。またこれと併せて、必要なら読出クロック信号RCKが選択され、これがデータ読出イネーブル信号REとしてRAM8のストローブ端子STBに加えられる。こうしてRAM8からは出力データがシーケンシャルに読み出される。
【0006】
面切替信号FSLは単位時間(1フレーム)毎に反転しており、面切替信号FSL=0の場合は上記の場合と逆の動作となる。こうして入出力データ間のタイムスロット入替処理が連続的に行われる。
次に、図5(B)に従い、従来技術の問題点を説明する。
時刻(t)のフレームにおいて、ACM10のアドレスAD=0〜3にはタイムスロット入替用データ「0,3,2,*」が記憶されている。記号「*」は未接続状態を表しており、例えばRAM7のあり得ないアドレスを指すような情報である。
【0007】
この状態で入力データが「A,B,C,−」の順で入力すると、最初のデータ「A」はRAM7のアドレス「0」に、2番目のデータ「B」はRAM7のアドレス「3」に、3番目のデータ「C」はRAM7のアドレス「2」に夫々書き込まれる。4番目の入力データ「−」は未接続(無効)データであり、RAM7のあり得ないアドレス「*」に書き込まれる。
【0008】
RAM7の記憶データ「A,−,C,B」は時刻(t+1)のフレームでシーケンシャルに読み出され、こうして入力チャネル「A,B,C,−」から出力チャネル「A,−,C,B」へのタイムスロット入替が行われる。
この状態で、新たに呼の接続、切断、切替等の要求が発生すると、システムはADM10のタイムスロット入替用データを書き換える。タイムスロット入替用データの書き換えはフームの空き時間等を利用して行われる。
【0009】
時刻(t+2)のフレームにおいて、ACM10のアドレスAD=0〜3にはタイムスロット入替用データ「0,3,*,*」が記憶されている。即ち、ここでは入力チャネル「2」の接続が断になっている。
この状態で、入力データが引き続き「a,b,−,−」の順で入力すると、最初のデータ「a」はRAM7のアドレス「0」に、2番目のデータ「b」はRAM7のアドレス「3」に書き込まれる。3番目以降のデータ「−」は未接続データであり、RAM7のあり得ないアドレス「*」に書き込まれる。
【0010】
その結果、RAM7のアドレス「2」の古いデータ「C」が消されずに残ってしまい、これが時刻(t+3)のフレームで読み出されると、不要データが読み出される不都合があった。
従来は、以下の2方式により問題解決を図っていた。
▲1▼ セレクタ5/6の出力のランダム書込アドレスRWAの情報を1フレームに渡ってモニタすると共に、有効書込アドレスRWA=「0,3」等の情報を記憶する。次のシーケンシャルリードフレームでは、記憶した有効書込アドレス「0,3」からの読出データは出力するが、それ以外の書込アドレス「1,2」からの読出データは出力しない(代わりに未接続データ「−」を出力する)ものである。
【0011】
しかし、上記▲1▼の方式によると、有効書込アドレスの情報等を記憶するための余分なメモリ等が必要となり、回路が複雑化、大規模化してしまう。
▲2▼ シーケンシャルリードのフレームにおいて、RAM7/8にリード及びライトの2つのメモリアクセスサイクルを設け、出力データ読出直後の同一アドレスに未接続データ「−」を書き込むものである。
【0012】
しかし、上記▲2▼の方式によると、RAM7/8のシーケンシャルリード時にはリード及びライトの2倍のメモリアクセス時間が必要となり、このため単位時間(1フレーム)内に収容できるタイムスロット数が減少してしまう。なお、高速RAM7,8を使用することも考えられるが、発熱、電力消費、コスト等の増大を招く。
【0013】
【発明が解決しようとする課題】
上記の如く従来方式▲1▼,▲2▼によると、回路が複雑化、大規模化するか、又はシステムに収容できるタイムスロット数が減少するか、又は発熱、電力消費、コスト等の増大を招く不都合があった。
本発明の目的は、簡単な構成により出力への不要データの読出が有効に防止されるタイムスロット入替回路を提供することにある。
【0014】
【課題を解決するための手段】
上記の課題は図1(A)の構成により解決される。即ち、本発明(1)のタイムスロット入替回路は、入力データをシステムの接続情報に従うランダムモードで第1,第2のバッファ回路に交互に書き込むと同時に、従前の書込データをシーケンシャルモードで第2,第1のバッファ回路から交互に読み出してタイムスロット入替回路の出力データとなすダブルバッファ方式のタイムスロット入替回路において、各バッファ回路を構成するデュアルポートメモリ17,18であって、データ読/書可能な第1のポート及びデータ書込可能な第2のポートを有するものと、各バッファ回路のデータ読/書制御を行う制御部(不図示)であって、各バッファ回路につき、第1のポートP1からタイムスロット入替回路の出力データを読み出した後、引き続き該第1のポートP1から次アドレスの出力データを読み出すと同時に、前記出力データを読み出した後の同一アドレスに対して第2のポートP2からタムスロットの未接続状態を表すための所定データを書き込むもの、とを備えるものである。
【0015】
また上記の課題は図1(B)の構成により解決される。即ち、本発明(2)のタイムスロット入替回路は、上記前提となるタイムスロット入替回路において、各バッファ回路を構成するデュアルポートメモリ27,28であって、データ書込可能な第1のポートP1及びデータ読出可能な第2のポートP2を有するものと、各バッファ回路のデータ読/書制御を行う制御部(不図示)であって、各バッファ回路につき、第2のポートP2からタイムスロット入替回路の出力データを読み出した後、引き続き該第2のポートP2から次アドレスの出力データを読み出すと同時に、前記出力データを読み出した後の同一アドレスに対して第1のポートP1からタムスロットの未接続状態を表すための所定データを書き込むもの、とを備えるものである。
【0016】
【作用】
上記各本発明によれば、各バッファ回路はデュアルポートメモリを備えるので、出力データの読出と所定データ(例えば未接続データ)の書込とを同一(重複)のメモリサイクル時間で行える。従って、簡単な構成により出力への不要データの読出が有効に防止される。
【0017】
【実施例】
以下、添付図面に従って本発明による実施例を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
図2は第1実施例のタイムスロット入替回路のブロック図で、図5と同等の構成には同一番号を付し、その説明を省略する。
【0018】
図において、10は例えば10bit ×2048Wordのアドレスコントロールメモリ(ADM)、15,16はセレクタ(SEL)、17,18は夫々8bit ×2048WordのデュアルポートRAM(DPRAM)、19は遅延回路(DL)、20はシーケンシャル書込カウンタ(SWC)である。
遅延回路19はデータ読出クロック信号RCKを1クロック分遅延させることにより遅延書込クロック信号WCKDを形成する。シーケンシャル書込カウンタ20は遅延書込クロック信号WCKDによりシーケンシャル読出カウンタ11よりも1クロック分位相遅れでカウントアップする。
【0019】
DPRAM17,18の第1のポート(図の左側)はデータ読/書可能に構成されている。一方、その第2のポート(図の右側)は、好ましくは回路規模削減のため、データ書込専用である。
DPRAM17の動作に着目すると、その第1のポートはシステムの面選択信号FSL=1によりデータ書込モードWとなる。これにより、入力データはACM10のランダム書込アドレスRWAに従って該第1のポートからランダムモードで書き込まれる。またこの第1のポートはFSL=0によりデータ読出モードRとなる。これにより、DPRAM17の記憶データはSRC11のシーケンシャル読出アドレスSRAに従って該第1のポートからシーケンシャルに読み出される。
【0020】
一方、DPRAM17の第2のポートはデータ書込専用にされており、固定の未接続データ「−」はSWC20のシーケンシャル書込アドレスSWAに従って該第2のポートからシーケンシャルに書き込まれる。
但し、FSL=1の時(即ち、DPRAM17への入力データ書込時)は、セレクタ15は入力端子b側のLOWレベルを選択しており、このためストローブ信号端子STBへのデータ書込パルス信号WPの入力は無く、未接続データ「−」の書込は行われない。一方、FSL=0の時(即ち、DPRAM17からの出力データ読出時)は、セレクタ15は入力端子a側の遅延書込クロック信号WCKDを選択しており、これに基づくデータ書込パルス信号WPにより未接続データ「−」の書込が行われる。
【0021】
DPRAM18の動作は上記の逆であり、容易に類推できる。
図3は第1実施例のタイムスロット入替回路の動作タイミングチャートである。但し、図は説明の簡単のためにDPRAM17,18のバッファサイズを8Wordとしている。
DPRAM17の動作に着目すると、時刻(t),(t+2)の各フレームでは入力データのランダム書込モードW、かつ中間の時刻(t+1)のフレームでは出力データのシーケンシャル読出モードRになっている。
【0022】
時刻(t)のフレームにおいて、ACM10のアドレスAD=0〜7にはタイムスロット入替用データ「0,3,2,*,*,*,*,*」が記憶されている。この状態で、入力データが「A,B,C,−,−,−,−,−」の順で入力すると、最初のデータ「A」はDPRAM17のアドレス「0」に、2番目のデータ「B」はDPRAM17のアドレス「3」に、3番目のデータ「C」はDPRAM17のアドレス「2」に夫々第1のポートからランダムに書き込まれる。4番目以降の各入力データ「−」は未接続データであり、DPRAM17のあり得ないアドレス「*」に書き込まれる。
【0023】
時刻(t+1)のフレームにおいて、DPRAM17の記憶データはSRC11のシーケンシャル読出アドレスSRA=「0」〜「7」に従って第1のポートからシーケンシャルに読み出される。一方、SWC20は上記シーケンシャル読出アドレスSRAよりも1クロック分の位相遅れでシーケンシャル書込アドレスSWA=「0」〜「7」を発生する。これによりDPRAM17の全記憶データは各記憶データの読出後、第2のポートからの未接続データ「−」 により全て書き換えられる。
【0024】
なお、図3はDPRAM17の最終アドレス「7」への未接続データ「−」の書込タイミングが時刻(t+2)のフレームにオーバラップしている場合を示している。しかし、通常はフレーム内又はフレーム間に空き(時間的余裕)があり、この場合はオーバラップは生じない。
時刻(t+2)のフレームにおいて、ACM10のアドレスAD=0〜7にはタイムスロット入替用データ「0,3,*,*,*,*,*,*」が記憶されている。即ち、チャネル「2」が切断となっている。この状態で、入力データが引き続き「a,b,−,−,−,−,−,−」の順で入力すると、最初のデータ「a」はDPRAM17のアドレス「0」に、2番目のデータ「b」はDPRAM17のアドレス「3」に夫々書き込まれる。3番目以降の各入力データ「−」は未接続データであり、DPRAM17のあり得ないアドレス「*」に書き込まれる。
【0025】
本第1実施例によれば、時刻(t+1)のフレームでDPRAM17の全記憶データは未接続データ「−」により初期化されているので、時刻(t+2)のフレームではDPRAM17のアドレス「2」の古いデータ「C」が消されずに残ってしまうようなことは無い。こうして、簡単な構成により、不要データの読出が有効に防止される。
【0026】
図4は第2実施例のタイムスロット入替回路のブロック図で、図において21,22は3ステートのバッファ回路(BF)、27,28はデュアルポートRAM(DPRAM)である。
DPRAM27,28の第1のポート(図の左側)はデータ書込専用に構成され、第2のポート(図の右側)はデータ読出専用に構成されている。
【0027】
DPRAM27の動作に着目すると、FSL=1の時は、第1のポートに入力データ、ランダム書込アドレスRWA、データ書込パルスWPが加えられ、これにより入力データはDPRAM27の第1のポートから書き込まれる。一方、第2のポートは読出イネーブル端子REの入力がLOWレベルのため、データ読出は行われない。
【0028】
FSL=0の時は、第2のポートは読出イネーブル端子REの入力がHIGHレベルとなり、DPRAM27の記憶データはシーケンシャル読出アドレスSRAに従って順に読み出される。同時に第1のポートには未接続データ「−」、遅延シーケンシャル書込アドレスSWA、遅延データ書込パルスWPが加えられ、これにより未接続データ「−」はDPRAM27の第1のポートから書き込まれる。
【0029】
DPRAM28の動作は上記の逆であり、容易に類推できる。本第2実施例によれば、汎用(市販)のDPRAM27,28を使用でき、回路を廉価に実現できる。
なお、上記各実施例では各カウンタ回路が昇順にカウントする場合を述べたが、本発明はカウンタ回路が降順にカウントする場合でも実現できる。
【0030】
また、上記各実施例ではシーケンシャル書込カウンタ20がシーケンシャル読出カウンタ11よりも1クロック分の位相遅れでカウントアップする場合を述べたがこれに限らない。2クロック以上でも良い。更には、シーケンシャル読出カウンタ11のカウント出力SRAから所定値を差し引くような方法で遅延シーケンシャル書込アドレスSWAを生成しても良い。
【0031】
また、上記本発明に好適なる実施例を述べたが、本発明思想を逸脱しない範囲内で、構成及び制御の様々な変更が行えることは言うまでも無い。
【0032】
【発明の効果】
以上述べた如く本発明によれば、簡単な構成により出力への不要データの読出が有効に防止される。
【図面の簡単な説明】
【図1】図1は本発明の原理を説明する図である。
【図2】図2は第1実施例のタイムスロット入替回路のブロック図である。
【図3】図3は第1実施例のタイムスロット入替回路の動作タイミングチャートである。
【図4】図4は第2実施例のタイムスロット入替回路のブロック図である。
【図5】図5は従来技術を説明する図である。
【符号の説明】
17,18,27,28 デュアルポートメモリ[0001]
[Industrial application fields]
The present invention relates to a time slot interchange circuit, first in the random mode and more particularly to follow the input data to the connection information of the system, at the same time written alternately to the second buffer circuit, the second a previous write data in sequential mode The present invention relates to a double buffer type time slot replacement circuit that alternately reads data from a first buffer circuit and uses it as output data of a time slot replacement circuit.
[0002]
The time slot replacement circuit is widely used as a time switch realizing means in a subscriber transmission device, an exchange, a digital cross-connect device, a PBX, and the like. In recent years, with the increase in the number of accommodated subscribers, the number of time slots accommodated per unit time (for example, one frame) has also increased. For this reason, the time switch memory has been increased in speed and capacity, but this type of time slot replacement circuit requires a masking process of unnecessary data, which will be described later, and an efficient realization is desired.
[0003]
[Prior art]
FIG. 5 is a diagram for explaining the prior art, and FIG. 5A shows a block diagram of an example of a time slot replacement circuit according to the conventional double buffer system. In the figure, 1 to 4 are 3-state buffer circuits (BF), 5 and 6 are data selectors (SEL), 7 and 8 are RAMs, 9 is a write counter (WC), 10 is an address control memory (ACM),
[0004]
When the system surface switching signal FSL = 1, the input data is written to the
On the
[0005]
On the
[0006]
The surface switching signal FSL is inverted every unit time (one frame). When the surface switching signal FSL = 0, the operation is the reverse of the above case. In this way, time slot replacement processing between input and output data is continuously performed.
Next, the problems of the prior art will be described with reference to FIG.
In the frame at time (t), time slot replacement data “0, 3, 2, *” is stored at addresses AD = 0 to 3 of the ACM 10. The symbol “*” represents an unconnected state, for example, information indicating an impossible address of the
[0007]
In this state, when the input data is input in the order of “A, B, C, −”, the first data “A” is the address “0” of the
[0008]
The stored data “A, −, C, B” in the
In this state, when a new request for connection, disconnection, switching, etc. of a call occurs, the system rewrites the data for time slot replacement in the
[0009]
In the frame at time (t + 2), time slot replacement data “0, 3, *, *” is stored at addresses AD = 0 to 3 of the ACM 10. In other words, the connection of the input channel “2” is disconnected here.
In this state, when the input data continues to be input in the order of “a, b, −, −”, the first data “a” is the address “0” in the
[0010]
As a result, the old data “C” at the address “2” in the
Conventionally, problems have been solved by the following two methods.
(1) The information of the random write address RWA output from the
[0011]
However, according to the method (1), an extra memory or the like for storing information on the effective write address or the like is required, and the circuit becomes complicated and large in scale.
{Circle around (2)} In the sequential read frame, two memory access cycles of read and write are provided in the
[0012]
However, according to the method (2), the
[0013]
[Problems to be solved by the invention]
As described above, according to the conventional methods (1) and (2), the circuit becomes complicated and large-scale, or the number of time slots that can be accommodated in the system decreases, or heat generation, power consumption, cost, etc. increase. There was an inconvenience.
An object of the present invention is to provide a time slot replacement circuit in which reading of unnecessary data to an output is effectively prevented with a simple configuration.
[0014]
[Means for Solving the Problems]
The above problem is solved by the configuration shown in FIG. That is, the time slot replacement circuit according to the present invention (1) alternately writes input data to the first and second buffer circuits in the random mode according to the connection information of the system, and simultaneously writes the previous write data in the sequential mode. 2, in a double buffer type time slot swapping circuit that alternately reads from the first buffer circuit and outputs the output data of the time slot swapping circuit, the
[0015]
The above problem is solved by the configuration shown in FIG. That is, the time slot replacement circuit of the present invention (2) is a
[0016]
[Action]
According to each of the present invention described above, each buffer circuit includes a dual port memory, so that output data can be read and predetermined data (for example, unconnected data) can be written in the same (overlapping) memory cycle time. Therefore, reading of unnecessary data to the output is effectively prevented with a simple configuration.
[0017]
【Example】
Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. Note that the same reference numerals denote the same or corresponding parts throughout the drawings.
FIG. 2 is a block diagram of the time slot replacement circuit according to the first embodiment. The same components as those in FIG.
[0018]
In the figure, 10 is an address control memory (ADM) of 10 bits × 2048 Word, 15 and 16 are selectors (SEL), 17 and 18 are dual port RAMs (DPRAM) of 8 bits × 2048 Word, 19 is a delay circuit (DL),
[0019]
The first ports (left side of the figure) of the
Focusing on the operation of the
[0020]
On the other hand, the second port of the
However, when FSL = 1 (that is, when writing input data to the DPRAM 17), the
[0021]
The operation of the
FIG. 3 is an operation timing chart of the time slot replacement circuit of the first embodiment. However, in the figure, the buffer size of the
Focusing on the operation of the
[0022]
In the frame at time (t), time slot replacement data “0, 3, 2, *, *, *, *, *” is stored at addresses AD = 0 to 7 of the
[0023]
In the frame at time (t + 1), the data stored in the
[0024]
FIG. 3 shows a case where the write timing of the unconnected data “−” to the final address “7” of the
In the frame at time (t + 2), time slot replacement data “0, 3, *, *, *, *, *, *” is stored at addresses AD = 0 to 7 of the
[0025]
According to the first embodiment, since all the data stored in the
[0026]
FIG. 4 is a block diagram of the time slot replacement circuit of the second embodiment. In FIG. 4,
The first ports (left side in the figure) of the
[0027]
Focusing on the operation of the
[0028]
When FSL = 0, in the second port, the input of the read enable terminal RE becomes HIGH level, and the data stored in the
[0029]
The operation of the
In each of the above embodiments, the case where each counter circuit counts in ascending order has been described. However, the present invention can be realized even when the counter circuit counts in descending order.
[0030]
Further, in each of the above embodiments, the case where the
[0031]
In addition, although the preferred embodiments of the present invention have been described, it goes without saying that various changes in configuration and control can be made without departing from the spirit of the present invention.
[0032]
【The invention's effect】
As described above, according to the present invention, reading of unnecessary data to the output is effectively prevented with a simple configuration.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating the principle of the present invention.
FIG. 2 is a block diagram of a time slot replacement circuit of the first embodiment.
FIG. 3 is an operation timing chart of the time slot replacement circuit according to the first embodiment;
FIG. 4 is a block diagram of a time slot replacement circuit according to the second embodiment.
FIG. 5 is a diagram for explaining the prior art.
[Explanation of symbols]
17, 18, 27, 28 Dual port memory
Claims (2)
各バッファ回路を構成するデュアルポートメモリであって、データ読/書可能な第1のポート及びデータ書込可能な第2のポートを有するものと、
各バッファ回路のデータ読/書制御を行う制御部であって、各バッファ回路につき、第1のポートからタイムスロット入替回路の出力データを読み出した後、引き続き該第1のポートから次アドレスの出力データを読み出すと同時に、前記出力データを読み出した後の同一アドレスに対して第2のポートからタムスロットの未接続状態を表すための所定データを書き込むもの、とを備えることを特徴とするタイムスロット入替回路。The input data is alternately written to the first and second buffer circuits in the random mode according to the connection information of the system, and at the same time, the previous write data is alternately read from the second and first buffer circuits in the sequential mode to read the time slot. In the double buffer type time slot replacement circuit that serves as the output data of the replacement circuit,
A dual-port memory constituting each buffer circuit having a first port capable of reading / writing data and a second port capable of writing data;
A control unit that performs data read / write control of each buffer circuit, and for each buffer circuit, after the output data of the time slot replacement circuit is read from the first port, the next address is continuously output from the first port. A time slot comprising: simultaneously reading data, and writing predetermined data for representing the unconnected state of the tom slot from the second port to the same address after reading the output data Replacement circuit.
各バッファ回路を構成するデュアルポートメモリであって、データ書込可能な第1のポート及びデータ読出可能な第2のポートを有するものと、
各バッファ回路のデータ読/書制御を行う制御部であって、各バッファ回路につき、第2のポートからタイムスロット入替回路の出力データを読み出した後、引き続き該第2のポートから次アドレスの出力データを読み出すと同時に、前記出力データを読み出した後の同一アドレスに対して第1のポートからタムスロットの未接続状態を表すための所定データを書き込むもの、とを備えることを特徴とするタイムスロット入替回路。The input data is alternately written to the first and second buffer circuits in the random mode according to the connection information of the system, and at the same time, the previous write data is alternately read from the second and first buffer circuits in the sequential mode to read the time slot. In the double buffer type time slot replacement circuit that serves as the output data of the replacement circuit,
A dual-port memory constituting each buffer circuit having a first port capable of writing data and a second port capable of reading data;
A control unit that performs data reading / writing control of each buffer circuit, and for each buffer circuit, after the output data of the time slot replacement circuit is read from the second port, the next address is continuously output from the second port. A time slot comprising: simultaneously reading data, and writing predetermined data for indicating a tom slot unconnected state from the first port to the same address after the output data is read Replacement circuit.
Priority Applications (1)
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JP13758795A JP3724752B2 (en) | 1995-06-05 | 1995-06-05 | Time slot replacement circuit |
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JP3724752B2 true JP3724752B2 (en) | 2005-12-07 |
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