JPH0261183B2 - - Google Patents
Info
- Publication number
- JPH0261183B2 JPH0261183B2 JP15604384A JP15604384A JPH0261183B2 JP H0261183 B2 JPH0261183 B2 JP H0261183B2 JP 15604384 A JP15604384 A JP 15604384A JP 15604384 A JP15604384 A JP 15604384A JP H0261183 B2 JPH0261183 B2 JP H0261183B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency divider
- frequency
- output signal
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばPCM TV伝送装置等に使
用される分周器において、分周器の出力信号のデ
ユーテイを修正する様にした分周器に関するもの
である。
用される分周器において、分周器の出力信号のデ
ユーテイを修正する様にした分周器に関するもの
である。
従来この種の分周器としては、第１図に示すも
のがあつた。第１図は従来の分周器を示すブロツ
ク構成図、第２図は、第１図の分周器における各
部の信号波形図である。各図において、１はカウ
ンタ回路、２はリトリガブル単安定フリツプフロ
ツプ回路、３はカウンタ回路１に入力する被分周
信号、４はカウンタ回路１の出力信号、５はリト
リガブル単安定フリツプフロツプ回路２の出力信
号である。
のがあつた。第１図は従来の分周器を示すブロツ
ク構成図、第２図は、第１図の分周器における各
部の信号波形図である。各図において、１はカウ
ンタ回路、２はリトリガブル単安定フリツプフロ
ツプ回路、３はカウンタ回路１に入力する被分周
信号、４はカウンタ回路１の出力信号、５はリト
リガブル単安定フリツプフロツプ回路２の出力信
号である。
上記第１図に示す様な構成の分周器において
は、カウンタ回路１は被分周信号３を入力とし、
クロツク周波数を１／（2N＋１）に分周した出
力信号４を出力する。ただし、出力信号４のデユ
ーテイは2N／（2N＋１）となる。分周信号をク
ロツク信号として使用する場合に、この信号のデ
ユーテイは0.5±0.15以下とする必要がある。リ
トリガブル単安定フリツプフロツプ回路２は、カ
ウンタ回路１の出力信号４を入力とし、この入力
信号の立ち上りでトリガをかけ、CRの時定数を
再設定することにより、パルス幅を、デユーテイ
が0.5に設定したパルス状の出力信号５を出力す
る。
は、カウンタ回路１は被分周信号３を入力とし、
クロツク周波数を１／（2N＋１）に分周した出
力信号４を出力する。ただし、出力信号４のデユ
ーテイは2N／（2N＋１）となる。分周信号をク
ロツク信号として使用する場合に、この信号のデ
ユーテイは0.5±0.15以下とする必要がある。リ
トリガブル単安定フリツプフロツプ回路２は、カ
ウンタ回路１の出力信号４を入力とし、この入力
信号の立ち上りでトリガをかけ、CRの時定数を
再設定することにより、パルス幅を、デユーテイ
が0.5に設定したパルス状の出力信号５を出力す
る。
従来の分周器は以上の様に構成されているの
で、クロツク周波数が変化すると、これに伴つて
CRの時定数の再設定する必要が生じるため、そ
の操作が煩雑になるという欠点があつた。
で、クロツク周波数が変化すると、これに伴つて
CRの時定数の再設定する必要が生じるため、そ
の操作が煩雑になるという欠点があつた。
この発明は、上記の様な従来のものの欠点を改
善する目的でなされたもので、カウンタ回路、1/
２分周回路、シフトレジスタ回路及び排他的論理
和回路等により分周器を構成することにより、ク
ロツク周波数が変化しても無調整でクロツク周波
数を１／（2N＋１）に分周し、デユーテイを0.5
にすることができる分周器を提供するものであ
る。
善する目的でなされたもので、カウンタ回路、1/
２分周回路、シフトレジスタ回路及び排他的論理
和回路等により分周器を構成することにより、ク
ロツク周波数が変化しても無調整でクロツク周波
数を１／（2N＋１）に分周し、デユーテイを0.5
にすることができる分周器を提供するものであ
る。
以下、この発明の実施例を図について説明す
る。第３図はこの発明の一実施例である分周器を
示すブロツク構成図、第４図は、第３図の分周器
における各部の信号波形図である。各図におい
て、１はカウンタ回路、６は1/2分周回路、７は
シフトレジスタ回路、８は排他的論理和回路であ
る。また、３はカウンタ回路１に入力する被分周
信号、４はカウンタ回路１の出力信号、９は1/2
分周回路６の出力信号、１０はシフトレジスタ回
路７の出力信号、１１は排他的論理和回路８の出
力信号である。
る。第３図はこの発明の一実施例である分周器を
示すブロツク構成図、第４図は、第３図の分周器
における各部の信号波形図である。各図におい
て、１はカウンタ回路、６は1/2分周回路、７は
シフトレジスタ回路、８は排他的論理和回路であ
る。また、３はカウンタ回路１に入力する被分周
信号、４はカウンタ回路１の出力信号、９は1/2
分周回路６の出力信号、１０はシフトレジスタ回
路７の出力信号、１１は排他的論理和回路８の出
力信号である。
上記第３図に示す様な構成の分周器において
は、カウンタ回路１は被分周信号３を入力とし、
クロツク周波数を１／（2N＋１）に分周した出
力信号４を1/2分周回路６に出力する。この1/2分
周回路６は、カウンタ回路１の出力信号４のクロ
ツク周波数を1/2に分周し、デユーテイを0.5にし
て、シフトレジスタ回路７及び排他的論理和回路
８に出力する。シフトレジスタ回路７は、被分周
信号３と1/2分周回路６の出力信号９を入力とし、
Ｎビツトだけ1/2分周回路６の出力信号９を遅延
して排他的論理和回路８に出力する。この排他的
論理和回路８は、1/2分周回路６の出力信号９と
シフトレジスタ回路７の出力信号１０を入力と
し、クロツク周波数が１／（2N＋１）で、デユ
ーテイが（Ｎ＋１）／（2N＋１）の出力信号１
１を出力することができる。この様に、この発明
による分周器では、1/5分周以上の分周器におい
ては、出力信号１１のデユーテイは0.5±0.15以
下となり、この特性は、上記したクロツク周波数
には無関係になるものである。
は、カウンタ回路１は被分周信号３を入力とし、
クロツク周波数を１／（2N＋１）に分周した出
力信号４を1/2分周回路６に出力する。この1/2分
周回路６は、カウンタ回路１の出力信号４のクロ
ツク周波数を1/2に分周し、デユーテイを0.5にし
て、シフトレジスタ回路７及び排他的論理和回路
８に出力する。シフトレジスタ回路７は、被分周
信号３と1/2分周回路６の出力信号９を入力とし、
Ｎビツトだけ1/2分周回路６の出力信号９を遅延
して排他的論理和回路８に出力する。この排他的
論理和回路８は、1/2分周回路６の出力信号９と
シフトレジスタ回路７の出力信号１０を入力と
し、クロツク周波数が１／（2N＋１）で、デユ
ーテイが（Ｎ＋１）／（2N＋１）の出力信号１
１を出力することができる。この様に、この発明
による分周器では、1/5分周以上の分周器におい
ては、出力信号１１のデユーテイは0.5±0.15以
下となり、この特性は、上記したクロツク周波数
には無関係になるものである。
この発明は以上説明した様に、分周器において
カウンタ回路、1/2分周回路、シフトレジスタ回
路及び排他的論理和回路等により分周器を構成し
たので、クロツク周波数を１／（2N＋１）に分
周する場合に、クロツク周波数が変化しても無調
整でクロツク周波数を１／（2N＋１）に分周し、
デユーテイを0.5にすることができるから、その
操作性が簡単に、かつ容易となり、また、高い精
度の分周特性が得られるなどの優れた効果を奏す
るものである。
カウンタ回路、1/2分周回路、シフトレジスタ回
路及び排他的論理和回路等により分周器を構成し
たので、クロツク周波数を１／（2N＋１）に分
周する場合に、クロツク周波数が変化しても無調
整でクロツク周波数を１／（2N＋１）に分周し、
デユーテイを0.5にすることができるから、その
操作性が簡単に、かつ容易となり、また、高い精
度の分周特性が得られるなどの優れた効果を奏す
るものである。
第１図は従来の分周器を示すブロツク構成図、
第２図は、第１図の分周器における各部の信号波
形図、第３図はこの発明の一実施例である分周器
を示すブロツク構成図、第４図は、第３図の分周
器における各部の信号波形図である。 図において、１……カウンタ回路、２……リト
リガブル単安定フリツプフロツプ回路、３……被
分周信号、４，５，９，１０，１１……出力信
号、６……１／２分周回路、７……シフトレジス
タ回路、８……排他的論理和回路である。なお、
各図中、同一符号は同一、又は相当部分を示す。
第２図は、第１図の分周器における各部の信号波
形図、第３図はこの発明の一実施例である分周器
を示すブロツク構成図、第４図は、第３図の分周
器における各部の信号波形図である。 図において、１……カウンタ回路、２……リト
リガブル単安定フリツプフロツプ回路、３……被
分周信号、４，５，９，１０，１１……出力信
号、６……１／２分周回路、７……シフトレジス
タ回路、８……排他的論理和回路である。なお、
各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 分周器において、被分周信号をカウンタ回路
の入力端子及びシフトレジスタ回路のクロツク入
力端子に入力し、前記カウンタ回路の出力端子を
１／２分周回路の入力端子に接続し、この1/2分周回
路の出力端子を前記シフトレジスタ回路のデータ
入力端子及び排他的論理和回路の入力端子の一端
に接続し、前記シフトレジスタ回路の出力端子を
前記排他的論理和回路の入力端子の他端に接続
し、この排他的論理和回路の出力端子より分周信
号出力を得ることを特徴とする分周器。 ２ 前記分周器において、１／（2N＋１）に分
周する場合に、前記シフトレジスタ回路における
遅延量をＮビツトとすることを特徴とする特許請
求の範囲第１項記載の分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604384A JPS6133019A (ja) | 1984-07-26 | 1984-07-26 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604384A JPS6133019A (ja) | 1984-07-26 | 1984-07-26 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6133019A JPS6133019A (ja) | 1986-02-15 |
| JPH0261183B2 true JPH0261183B2 (ja) | 1990-12-19 |
Family
ID=15619067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15604384A Granted JPS6133019A (ja) | 1984-07-26 | 1984-07-26 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133019A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379420A (ja) * | 1986-09-22 | 1988-04-09 | Nec Corp | 周波数奇数分周器 |
-
1984
- 1984-07-26 JP JP15604384A patent/JPS6133019A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6133019A (ja) | 1986-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4691170A (en) | Frequency multiplier circuit | |
| JPH0261183B2 (ja) | ||
| JP3649874B2 (ja) | 分周回路 | |
| JPH0411051B2 (ja) | ||
| US4777447A (en) | Method and apparatus for a digital difference frequency mixer | |
| JPH03163908A (ja) | クロツク信号遅延回路 | |
| JP2693648B2 (ja) | 逓倍装置 | |
| JPS6010453B2 (ja) | デイジタル分周回路 | |
| JPS6379420A (ja) | 周波数奇数分周器 | |
| JPS6312424B2 (ja) | ||
| KR930003902Y1 (ko) | 펄스 발생회로 | |
| JP2994882B2 (ja) | 分周回路 | |
| JPS61140221A (ja) | タイミング発生回路 | |
| JP2664958B2 (ja) | クロックデューティ調整回路 | |
| JPH0256853B2 (ja) | ||
| JPS6239569B2 (ja) | ||
| JPH0422215A (ja) | パルス幅可変回路 | |
| JPH0462604B2 (ja) | ||
| KR20000040634A (ko) | 주파수 체배기를 이용한 분주회로 | |
| KR0183747B1 (ko) | 클럭 펄스의 주파수 변환방법 및 회로 | |
| JP2679471B2 (ja) | クロック切替回路 | |
| JPH0366848B2 (ja) | ||
| JP2606262B2 (ja) | パルス発生回路 | |
| JPH01269313A (ja) | パルス発生回路 | |
| JP2648958B2 (ja) | パルス挿入回路 |