JPH07129519A - デュアルｃｐｕシステム - Google Patents
デュアルｃｐｕシステムInfo
- Publication number
- JPH07129519A JPH07129519A JP5275472A JP27547293A JPH07129519A JP H07129519 A JPH07129519 A JP H07129519A JP 5275472 A JP5275472 A JP 5275472A JP 27547293 A JP27547293 A JP 27547293A JP H07129519 A JPH07129519 A JP H07129519A
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- JP
- Japan
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- bus
- cpu
- memory
- controller
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Abstract
(57)【要約】
【目的】 データの一時蓄積用メモリとして大容量のメ
モリを使用可能とした。 【構成】 デュアルＣＰＵシステムにおいて、ＣＰＵ１
及びＣＰＵ２のアドレスデコーダ１０３、１０６と、バ
ス要求の調停を行うバス調停コントローラ１０５と、バ
ス調停コントローラからの指示によりバスを開閉するバ
スバッファ１０７、１０８と、データの一時蓄積用メモ
リ１０９とにより、疑似デュアルポートメモリ回路を構
成した。
モリを使用可能とした。 【構成】 デュアルＣＰＵシステムにおいて、ＣＰＵ１
及びＣＰＵ２のアドレスデコーダ１０３、１０６と、バ
ス要求の調停を行うバス調停コントローラ１０５と、バ
ス調停コントローラからの指示によりバスを開閉するバ
スバッファ１０７、１０８と、データの一時蓄積用メモ
リ１０９とにより、疑似デュアルポートメモリ回路を構
成した。
Description
【０００１】
【産業上の利用分野】本発明はデュアルＣＰＵシステム
に係わり、より詳細にはデータの高速転送が可能なデュ
アルＣＰＵシステムに関する。
に係わり、より詳細にはデータの高速転送が可能なデュ
アルＣＰＵシステムに関する。
【０００２】
【従来技術】従来のデュアルＣＰＵシステムは図３に示
すように３０１で表されるＣＰＵ１と、３１０で表され
るＣＰＵ２とを備えている。ＣＰＵ３０１はＣＰＵバス
１を介して３０２で表されるローカルメモリ１と接続さ
れている。一方、ＣＰＵ３１０はＣＰＵバス２を介して
３１２で表されるローカルメモリ２、複数のＩ／Ｏデバ
イス３１１、３１４、３１５、及びＤＭＡコントローラ
３１３に接続されている。また、ＣＰＵバス１及びＣＰ
Ｕバス２は各ＣＰＵ間のデータやコマンドの転送を可能
にすべく、共にデュアルポートメモリ３１６に接続さ
れ、デュアルポートメモリ３１６のチップセレクト端子
ＣＳ１にはＣＰＵ１からのアドレスが３０３で表される
アドレスデコーダ１を介して、また、チップセレクト端
子ＣＳ２にはＣＰＵ２からのアドレスが３０６で表され
るアドレスデコーダ２を介してそれぞれ供給されてい
る。
すように３０１で表されるＣＰＵ１と、３１０で表され
るＣＰＵ２とを備えている。ＣＰＵ３０１はＣＰＵバス
１を介して３０２で表されるローカルメモリ１と接続さ
れている。一方、ＣＰＵ３１０はＣＰＵバス２を介して
３１２で表されるローカルメモリ２、複数のＩ／Ｏデバ
イス３１１、３１４、３１５、及びＤＭＡコントローラ
３１３に接続されている。また、ＣＰＵバス１及びＣＰ
Ｕバス２は各ＣＰＵ間のデータやコマンドの転送を可能
にすべく、共にデュアルポートメモリ３１６に接続さ
れ、デュアルポートメモリ３１６のチップセレクト端子
ＣＳ１にはＣＰＵ１からのアドレスが３０３で表される
アドレスデコーダ１を介して、また、チップセレクト端
子ＣＳ２にはＣＰＵ２からのアドレスが３０６で表され
るアドレスデコーダ２を介してそれぞれ供給されてい
る。
【０００３】以上のように、従来のデュアルＣＰＵシス
テムでは、デュアルポートメモリを使用して各ＣＰＵ間
のデータやコマンドを転送しているが、この図を利用し
てＣＰＵ１側にあるローカルメモリ１からＣＰＵ２側に
あるＩ／Ｏデバイスにデータを転送する場合の動作を簡
単に説明する。
テムでは、デュアルポートメモリを使用して各ＣＰＵ間
のデータやコマンドを転送しているが、この図を利用し
てＣＰＵ１側にあるローカルメモリ１からＣＰＵ２側に
あるＩ／Ｏデバイスにデータを転送する場合の動作を簡
単に説明する。
【０００４】ＣＰＵ１はローカルメモリ１から転送に必
要なデータを読みだし、コマンドを付加してデュアルポ
ートメモリ３１６に書き込み、ＣＰＵ２に対して割り込
み信号ＩＮＴ２を出力する。ＣＰＵ２は割り込みを受け
ると、デュアルポートメモリ３１６からコマンドを読み
出しその内容を判断して、デュアルポートメモリ３１６
からデータを読み出して目的のＩ／Ｏデバイスにデータ
を書き込む。
要なデータを読みだし、コマンドを付加してデュアルポ
ートメモリ３１６に書き込み、ＣＰＵ２に対して割り込
み信号ＩＮＴ２を出力する。ＣＰＵ２は割り込みを受け
ると、デュアルポートメモリ３１６からコマンドを読み
出しその内容を判断して、デュアルポートメモリ３１６
からデータを読み出して目的のＩ／Ｏデバイスにデータ
を書き込む。
【０００５】
【発明が解決しようとする課題】シングルタスクシステ
ムではこのようなデータ処理で十分であるが、マルチタ
スクシステムではＩ／Ｏ１にデータを転送しながらＩ／
Ｏ２にもデータを転送する必要が出てくる。この場合デ
ータ量が増大してデュアルポートメモリ３１６の容量が
不足し（現在のデュアルポートメモリ１個の容量は数Ｋ
バイト〜数＋Ｋバイト程度である）、ＣＰＵ２側のロー
カルメモリ２に一旦データを転送し、そのローカルメモ
リ２から目的のＩ／Ｏにデータを転送するする必要が出
てくる。これによりＣＰＵ２の負担が増加し処理できな
くなるため、データ転送用のＤＭＡコントローラが必要
になる。
ムではこのようなデータ処理で十分であるが、マルチタ
スクシステムではＩ／Ｏ１にデータを転送しながらＩ／
Ｏ２にもデータを転送する必要が出てくる。この場合デ
ータ量が増大してデュアルポートメモリ３１６の容量が
不足し（現在のデュアルポートメモリ１個の容量は数Ｋ
バイト〜数＋Ｋバイト程度である）、ＣＰＵ２側のロー
カルメモリ２に一旦データを転送し、そのローカルメモ
リ２から目的のＩ／Ｏにデータを転送するする必要が出
てくる。これによりＣＰＵ２の負担が増加し処理できな
くなるため、データ転送用のＤＭＡコントローラが必要
になる。
【０００６】ところがこのようなシステムでは、ローカ
ルメモリ１のデータはまずデュアルポートメモリ３１６
に転送され次にローカルメモリ２に転送され、さらにＩ
／Ｏデバイスに転送されるというように３段階の転送を
行い、オーバーヘッドが非常に大きい為データ転送が非
常に遅くなってしまうという問題がある。さらにＣＰＵ
２側のバスはＣＰＵ２とＤＭＡが交互にバスを取ってア
クセスするため、ＣＰＵ２がバスを使用できる時間が減
少し他のＩ／Ｏデバイスをアクセスする時間が減少する
という問題がある。
ルメモリ１のデータはまずデュアルポートメモリ３１６
に転送され次にローカルメモリ２に転送され、さらにＩ
／Ｏデバイスに転送されるというように３段階の転送を
行い、オーバーヘッドが非常に大きい為データ転送が非
常に遅くなってしまうという問題がある。さらにＣＰＵ
２側のバスはＣＰＵ２とＤＭＡが交互にバスを取ってア
クセスするため、ＣＰＵ２がバスを使用できる時間が減
少し他のＩ／Ｏデバイスをアクセスする時間が減少する
という問題がある。
【０００７】
【課題を解決するための手段】本発明は、上記問題点を
解決するために、ＣＰＵ１及びＣＰＵ２のアドレスデコ
ーダと、バス要求の調停を行うバス調停コントローラ
と、バス調停コントローラからの指示により各々のＣＰ
Ｕに接続するバスを開閉するバスバッファと、データの
一時蓄積用メモリとにより、疑似デュアルポートメモリ
回路を構成して大容量メモリを使用可能とした。
解決するために、ＣＰＵ１及びＣＰＵ２のアドレスデコ
ーダと、バス要求の調停を行うバス調停コントローラ
と、バス調停コントローラからの指示により各々のＣＰ
Ｕに接続するバスを開閉するバスバッファと、データの
一時蓄積用メモリとにより、疑似デュアルポートメモリ
回路を構成して大容量メモリを使用可能とした。
【０００８】また、デュアルポートメモリの代わりにマ
ルチポートメモリ（アクセスポートとしてパラレルポー
トとシリアルポートを持つメモリであり、１個の容量は
２５６Ｋバイトのものもあり大容量である）を使用し、
マルチポートメモリのパラレルポート側はＣＰＵ１とＣ
ＰＵ２の両方からアクセスできるようにし、シリアルポ
ート側にはＤＭＡコントローラが付き、マルチポートメ
モリからＩ／Ｏデバイスへのデータ転送はこのＤＭＡコ
ントローラが実行するようにし、ＣＰＵ１側のメモリか
らＩ／Ｏデバイスへのデータ転送を高速で実行可能とす
るとともに、ＣＰＵ２がバスを使用できる時間を増大さ
せた。
ルチポートメモリ（アクセスポートとしてパラレルポー
トとシリアルポートを持つメモリであり、１個の容量は
２５６Ｋバイトのものもあり大容量である）を使用し、
マルチポートメモリのパラレルポート側はＣＰＵ１とＣ
ＰＵ２の両方からアクセスできるようにし、シリアルポ
ート側にはＤＭＡコントローラが付き、マルチポートメ
モリからＩ／Ｏデバイスへのデータ転送はこのＤＭＡコ
ントローラが実行するようにし、ＣＰＵ１側のメモリか
らＩ／Ｏデバイスへのデータ転送を高速で実行可能とす
るとともに、ＣＰＵ２がバスを使用できる時間を増大さ
せた。
【０００９】
【作用】上記構成によれば、ＣＰＵ１またはＣＰＵ２か
らのバス要求があると、バス調停コントローラが、いず
れかのバスバッファを開き、ＣＰＵ１またはＣＰＵ２の
メモリへのアクセスを可能とする。
らのバス要求があると、バス調停コントローラが、いず
れかのバスバッファを開き、ＣＰＵ１またはＣＰＵ２の
メモリへのアクセスを可能とする。
【００１０】また、デュアルポートメモリの代わりにマ
ルチポートメモリを用いた場合には、デュアルポートメ
モリのシリアルポートにＩ／Ｏバスを介して接続された
Ｉ／Ｏデバイスへのデータ転送はＤＭＡコントローラに
よって実行される。
ルチポートメモリを用いた場合には、デュアルポートメ
モリのシリアルポートにＩ／Ｏバスを介して接続された
Ｉ／Ｏデバイスへのデータ転送はＤＭＡコントローラに
よって実行される。
【００１１】
【実施例】以下、本発明にてなるデュアルＣＰＵシステ
ムを図面に示す実施例に基づいて詳細に説明する。
ムを図面に示す実施例に基づいて詳細に説明する。
【００１２】図１は本発明の実施例を示す回路構成図で
ある。
ある。
【００１３】１０１はＣＰＵ１でＣＰＵバス１を介して
１０２のローカルメモリ１を持っている。１１０はＣＰ
Ｕ２でＣＰＵバス２を介して１１２のローカルメモリ２
及び１１１のＩ／Ｏデバイス３を持っている。
１０２のローカルメモリ１を持っている。１１０はＣＰ
Ｕ２でＣＰＵバス２を介して１１２のローカルメモリ２
及び１１１のＩ／Ｏデバイス３を持っている。
【００１４】１０３はアドレスデコーダ１でＣＰＵ１が
マルチポートメモリをアクセスしていることを判断し
て、１０５のバス調停コントローラにバス要求信号ＢＲ
１を出力するものである。１０６はアドレスデコーダ２
でＣＰＵ２がマルチポートメモリをアクセスしているこ
とを判断して、バス調停コントローラ１０５にバス要求
信号ＢＲ２を出力するものである。
マルチポートメモリをアクセスしていることを判断し
て、１０５のバス調停コントローラにバス要求信号ＢＲ
１を出力するものである。１０６はアドレスデコーダ２
でＣＰＵ２がマルチポートメモリをアクセスしているこ
とを判断して、バス調停コントローラ１０５にバス要求
信号ＢＲ２を出力するものである。
【００１５】バス調停コントローラ１０５はバス要求信
号ＢＲ１を受けたときにＣＰＵ２が９のマルチポートメ
モリをアクセスしていないことを判断すると、バス使用
許可信号ＢＧ１を３のアドレスデコーダ１に返し、さら
にＧ１信号をアクティブにして７のバッファを開くこと
により１のＣＰＵ１が９のマルチポートメモリをアクセ
スすることを許可するとともに、バス要求信号ＢＲ２を
受けたときにＣＰＵ１がマルチポートメモリ９をアクセ
スしていないことを判断すると、バス使用許可信号ＢＧ
２をアドレスデコーダ１０６に返し、さらにＧ２信号を
アクティブにしてバッファ１０８を開くことにより、Ｃ
ＰＵ２がマルチポートメモリ１０９をアクセスすること
を許可するものである。
号ＢＲ１を受けたときにＣＰＵ２が９のマルチポートメ
モリをアクセスしていないことを判断すると、バス使用
許可信号ＢＧ１を３のアドレスデコーダ１に返し、さら
にＧ１信号をアクティブにして７のバッファを開くこと
により１のＣＰＵ１が９のマルチポートメモリをアクセ
スすることを許可するとともに、バス要求信号ＢＲ２を
受けたときにＣＰＵ１がマルチポートメモリ９をアクセ
スしていないことを判断すると、バス使用許可信号ＢＧ
２をアドレスデコーダ１０６に返し、さらにＧ２信号を
アクティブにしてバッファ１０８を開くことにより、Ｃ
ＰＵ２がマルチポートメモリ１０９をアクセスすること
を許可するものである。
【００１６】バッファ１０７はその入力がＣＰＵバス１
に接続されるとともに、その出力がマルチポートメモリ
１０９のパラレルポートに接続され、前記したようにＧ
１信号をアクティブにすることにより開かれるものであ
る。一方、バッファ１０８はその入力がＣＰＵバス２に
接続されるとともに、その出力がマルチポートメモリ１
０９のパラレルポートに接続され、前記したようにＧ２
信号をアクティブにすることにより開かれるものであ
る。
に接続されるとともに、その出力がマルチポートメモリ
１０９のパラレルポートに接続され、前記したようにＧ
１信号をアクティブにすることにより開かれるものであ
る。一方、バッファ１０８はその入力がＣＰＵバス２に
接続されるとともに、その出力がマルチポートメモリ１
０９のパラレルポートに接続され、前記したようにＧ２
信号をアクティブにすることにより開かれるものであ
る。
【００１７】マルチポートメモリ１０９は、前記したよ
うにアクセスポートとしてパラレルポートとシリアルポ
ートを持つメモリであり、パラレルポートにはバッファ
１０７、１０８が接続され、シリアルポートにはＩ／Ｏ
バスが接続される。
うにアクセスポートとしてパラレルポートとシリアルポ
ートを持つメモリであり、パラレルポートにはバッファ
１０７、１０８が接続され、シリアルポートにはＩ／Ｏ
バスが接続される。
【００１８】１０４の割り込み要求発生回路はそれぞれ
のＣＰＵから他のＣＰＵに割り込みを発生させる場合に
使用する。
のＣＰＵから他のＣＰＵに割り込みを発生させる場合に
使用する。
【００１９】１１１、１１４、１１５はＣＰＵ２側のＩ
／Ｏデバイスであり、このうち、Ｉ／Ｏデバイス１１１
は前記したようにＣＰＵバス２に接続するが、他のＩ／
Ｏデバイス１１４、１１５はマルチポートメモリのシリ
アルポートに接続されるＩ／Ｏバスに接続される。
／Ｏデバイスであり、このうち、Ｉ／Ｏデバイス１１１
は前記したようにＣＰＵバス２に接続するが、他のＩ／
Ｏデバイス１１４、１１５はマルチポートメモリのシリ
アルポートに接続されるＩ／Ｏバスに接続される。
【００２０】１１３のＤＭＡコントローラは９のマルチ
ポートメモリと１１４及び１１５のＩ／Ｏデバイスとの
間でデータ転送を行うためのものである。
ポートメモリと１１４及び１１５のＩ／Ｏデバイスとの
間でデータ転送を行うためのものである。
【００２１】次に本実施例にてなるデュアルＣＰＵシス
テムの動作を図２に示す動作シーケンス図にしたがって
説明する。データ転送例としてローカルメモリ１にある
データをＩ／Ｏデバイス１と２に転送する場合を考え
る。ＣＰＵ１はＩ／Ｏデバイス１に転送するためのデー
タを準備してマルチポートメモリにコマンドとデータを
書き込む。この場合アドレスデコーダ１からバス調停コ
ントローラ１０５にバス要求信号ＢＲ１が出力され、バ
ス調停コントローラ１０５はＣＰＵ２がマルチポートメ
モリ１０９をアクセスしていないことを確認してバス使
用許可信号ＢＧ１を返すとともにバッファ１０７にたい
してＧ１信号を出力する。これによりバッファ１０７が
開き、ＣＰＵ１がマルチポートメモリにデータを書くこ
とができるようになる。
テムの動作を図２に示す動作シーケンス図にしたがって
説明する。データ転送例としてローカルメモリ１にある
データをＩ／Ｏデバイス１と２に転送する場合を考え
る。ＣＰＵ１はＩ／Ｏデバイス１に転送するためのデー
タを準備してマルチポートメモリにコマンドとデータを
書き込む。この場合アドレスデコーダ１からバス調停コ
ントローラ１０５にバス要求信号ＢＲ１が出力され、バ
ス調停コントローラ１０５はＣＰＵ２がマルチポートメ
モリ１０９をアクセスしていないことを確認してバス使
用許可信号ＢＧ１を返すとともにバッファ１０７にたい
してＧ１信号を出力する。これによりバッファ１０７が
開き、ＣＰＵ１がマルチポートメモリにデータを書くこ
とができるようになる。
【００２２】次にＣＰＵ１は割り込み要求ポートをアク
セスして割り込み要求発生回路１０４を介してＣＰＵ２
に対して割り込み信号ＩＮＴ２を発生する。ＣＰＵ２は
割り込みを受けてマルチポートメモリ１０９に書かれた
コマンドを理解し、Ｉ／Ｏデバイス１へのデータである
ことを判断してＤＭＡチャンネル１を設定しＤＭＡ転送
をスタートさせる。
セスして割り込み要求発生回路１０４を介してＣＰＵ２
に対して割り込み信号ＩＮＴ２を発生する。ＣＰＵ２は
割り込みを受けてマルチポートメモリ１０９に書かれた
コマンドを理解し、Ｉ／Ｏデバイス１へのデータである
ことを判断してＤＭＡチャンネル１を設定しＤＭＡ転送
をスタートさせる。
【００２３】ＤＭＡコントローラ１１３はＤＭＡチャン
ネル１によりマルチポートメモリからＩ／Ｏデバイス１
へのデータ転送を開始する。
ネル１によりマルチポートメモリからＩ／Ｏデバイス１
へのデータ転送を開始する。
【００２４】一方で、ＣＰＵ１はさらにＩ／Ｏデバイス
２に転送すべきデータを持っているので先ほどと同様の
手順でマルチポートメモリにＩ／Ｏデバイス２のデータ
を書き込む。
２に転送すべきデータを持っているので先ほどと同様の
手順でマルチポートメモリにＩ／Ｏデバイス２のデータ
を書き込む。
【００２５】ＣＰＵ２も同様にしてＤＭＡチャンネル２
を起動してＩ／Ｏデバイス２へのデータ転送をスタート
させる。
を起動してＩ／Ｏデバイス２へのデータ転送をスタート
させる。
【００２６】ＤＭＡコントローラ１１３はＤＭＡチャン
ネル２によりマルチポートメモリからＩ／Ｏデバイス２
へのデータ転送を開始する。
ネル２によりマルチポートメモリからＩ／Ｏデバイス２
へのデータ転送を開始する。
【００２７】Ｉ／Ｏバス上では各Ｉ／Ｏデバイスからの
要求に応じて２つのＤＭＡチャンネル間でバス使用調停
を実行し、見かけ上２つのＩ／Ｏデバイスに並行してデ
ータ転送を実行し高速転送が可能である。
要求に応じて２つのＤＭＡチャンネル間でバス使用調停
を実行し、見かけ上２つのＩ／Ｏデバイスに並行してデ
ータ転送を実行し高速転送が可能である。
【００２８】
【発明の効果】本発明によれば、上記のようにデータの
転送をローカルメモリ１からマルチポートメモリを介し
てＩ／Ｏデバイスへと２段階で転送するため、オーバー
ヘッドは小さく高速転送が可能で、さらにＣＰＵ２のＣ
ＰＵバス２とＩ／Ｏバスとは分離され、ＤＭＡコントロ
ーラがマルチポートメモリとＩ／Ｏデバイス間の転送を
実行するため、ＣＰＵ２は負担が軽くなり他のＩ／Ｏデ
バイスの処理を実行できるようになる。
転送をローカルメモリ１からマルチポートメモリを介し
てＩ／Ｏデバイスへと２段階で転送するため、オーバー
ヘッドは小さく高速転送が可能で、さらにＣＰＵ２のＣ
ＰＵバス２とＩ／Ｏバスとは分離され、ＤＭＡコントロ
ーラがマルチポートメモリとＩ／Ｏデバイス間の転送を
実行するため、ＣＰＵ２は負担が軽くなり他のＩ／Ｏデ
バイスの処理を実行できるようになる。
【図１】本発明におけるデュアルＣＰＵシステムの回路
構成図である。
構成図である。
【図２】本発明におけるデュアルＣＰＵシステムの動作
シーケンス図である。
シーケンス図である。
【図３】従来例におけるデュアルＣＰＵシステムの回路
構成図である。
構成図である。
１０１ ＣＰＵ１ １０２ ローカルメモリ１ １０３ アドレスデコーダ１ １０４ 割り込み要求発生回路 １０５ バス調停コントローラ １０６ アドレスデコーダ２ １０７、１０８ バスバッファ １０９ マルチポートメモリ １１０ ＣＰＵ２ １１１ Ｉ／Ｏデバイス３ １１２ ローカルメモリ２ １１３ ＤＭＡコントローラ １１４ Ｉ／Ｏデバイス１ １１５ Ｉ／Ｏデバイス２
Claims (2)
- 【請求項１】 デュアルＣＰＵシステムにおいて、ＣＰ
Ｕ１及びＣＰＵ２のアドレスデコーダと、バス要求の調
停を行うバス調停コントローラと、バス調停コントロー
ラからの指示によりバスを開閉するバスバッファと、デ
ータの一時蓄積用メモリとにより、疑似デュアルポート
メモリ回路を構成したことを特徴とするデュアルＣＰＵ
システム。 - 【請求項２】 上記データ一時蓄積用メモリとしてマル
チポートメモリを使用し、ＣＰＵ２のバスとＩ／Ｏデバ
イスのバス（以下Ｉ／Ｏバスと称す）とを分離し、マル
チポートメモリからＩ／Ｏデバイスにデータを転送する
ためのＤＭＡ（ダイレクト・メモリ・アクセス）コント
ローラとを備え、ＣＰＵ１側のローカルメモリからＣＰ
Ｕ２側のＩ／Ｏデバイスへのデータ転送を高速で実行可
能とし、さらにＣＰＵ２のバスとＩ／Ｏバスとを分離
し、Ｉ／Ｏバス上のＩ／ＯデバイスとＣＰＵ１とがデー
タ転送中でもＣＰＵ２が他のＩ／Ｏ処理を実行できるよ
うにしたことを特徴とする請求項１に記載のデュアルＣ
ＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275472A JPH07129519A (ja) | 1993-11-04 | 1993-11-04 | デュアルｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275472A JPH07129519A (ja) | 1993-11-04 | 1993-11-04 | デュアルｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07129519A true JPH07129519A (ja) | 1995-05-19 |
Family
ID=17556014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275472A Pending JPH07129519A (ja) | 1993-11-04 | 1993-11-04 | デュアルｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07129519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998025208A1 (en) * | 1996-12-03 | 1998-06-11 | Intel Corporation | Computer system including multiple snooped, multiple mastered system buses and method for interconnecting said buses |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134751A (ja) * | 1985-12-09 | 1987-06-17 | Toshiba Corp | 情報処理装置 |
| JPS63279359A (ja) * | 1987-05-12 | 1988-11-16 | Mitsubishi Electric Corp | マルチｃｐｕのデ−タ受け渡し装置 |
| JPH03216755A (ja) * | 1990-01-22 | 1991-09-24 | Sanyo Electric Co Ltd | 情報処理装置 |
| JPH0486943A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | 共有メモリの排他制御方式 |
-
1993
- 1993-11-04 JP JP5275472A patent/JPH07129519A/ja active Pending
Patent Citations (4)
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| JPH0486943A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | 共有メモリの排他制御方式 |
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| WO1998025208A1 (en) * | 1996-12-03 | 1998-06-11 | Intel Corporation | Computer system including multiple snooped, multiple mastered system buses and method for interconnecting said buses |
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