JPH0258368A - Manufacture of semiconductor device - Google Patents
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半４体技術さらには相補型ＭＩＳＦＥＴの製
造に適用して特に有効な技術に関するもので、例えば、
ＮチャネルＭＩＳＦＥＴおよびＰチャネルＭ Ｉ Ｓ
ＦＥＴの素子間の分離をトレンチ（深い溝）によって行
なう相補型ＭＩＳＦＥＴの製造に利用して有効な技術に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a technique that is particularly effective when applied to the semi-quad-body technique and also to the manufacture of complementary MISFETs, such as:
N-channel MISFET and P-channel MISFET
The present invention relates to a technique that is effective for use in manufacturing complementary MISFETs in which FET elements are separated by trenches (deep grooves).
［従来の技術］ 半導体集積回路（以下ＩＣと称す）においては。[Conventional technology] In semiconductor integrated circuits (hereinafter referred to as ICs).
１つのチップ内に多数の素子を作り込むことによって回
路を構成している。その際、各々の素子を電気的に分離
することが必要であり、この、素子間の分離には通常ｒ
、 ａ ｃ ｏ ｓが用いられている。A circuit is constructed by building a large number of elements into one chip. At that time, it is necessary to electrically isolate each element, and this isolation between elements usually involves r
, acos are used.
このＬＯＧＯ５はシリコン窒化膜の耐酸化作用が大きい
ことを利用してシリコン窒化膜を酸化のマスクとして選
択酸化するようにしたものである。This LOGO5 utilizes the high oxidation resistance of the silicon nitride film to perform selective oxidation using the silicon nitride film as an oxidation mask.
しかし、その場合シリコン窒化膜を直接シリコン基板に
被着させて酸化を行なうと、膜の応力のため、シリコン
基板に欠陥が発生する。そのため、従来、バッド酸化膜
と呼ばれている熱酸化膜をシリコン窒化膜とシリコン基
板との間に挿入し応力を緩和することが行なわれていた
。However, in that case, if a silicon nitride film is directly deposited on a silicon substrate and oxidized, defects will occur in the silicon substrate due to stress in the film. Therefore, conventionally, a thermal oxide film called a bad oxide film has been inserted between the silicon nitride film and the silicon substrate to alleviate the stress.
ところが、パッド酸化膜を用いた場合、今度は、選択酸
化によってバット酸化膜が素子領域に食い込むという現
象、いわゆるバーズビークが発生し。However, when a pad oxide film is used, a so-called bird's beak phenomenon occurs in which the pad oxide film digs into the element region due to selective oxidation.
素子領域の有効面積を減少させるため、集積度が悪くな
ってしまうという問題があった。Since the effective area of the element region is reduced, there is a problem in that the degree of integration becomes poor.
そこで、近年、ＬＯＧＯ５に代わる素子間分離技術とし
てトレンチを用いる素子分離技術が注目されている。Therefore, in recent years, element isolation technology using trenches has been attracting attention as an element isolation technology to replace LOGO5.
このトレンチを用いる素子分離技術は、素子領域の有効
面積を向上させるだけでなく、ＮチャネルＭ Ｔ Ｓ
ＦＥＴとＰチャネルＭ Ｉ Ｓ ＦＥＴとが互いに接近
している場合に生じ易いラッチアップ現象を防止するに
も役立つ。This device isolation technology using trenches not only improves the effective area of the device region, but also improves the effective area of the device region.
It also helps to prevent latch-up phenomena that tend to occur when the FET and P-channel MIS FET are close to each other.
ところで、上記のようにトレンチアイソレーション技術
を利用した半導体装置においてさらに集積度を向上させ
るためには、第６図に示すように、ＮチャネルＭＩＳＦ
ＥＴ２およびＰチャネルＭＩＳＦＥＴ３のソースまたは
ドレインをトレンチ１に接して形成することが好ましい
、そのようにすればトレンチ１とそれに接するソースお
よびドレインをセルファラインによって形成できるので
製造上も有利である。By the way, in order to further improve the degree of integration in a semiconductor device using trench isolation technology as described above, as shown in FIG.
It is preferable to form the source or drain of ET2 and P-channel MISFET 3 in contact with trench 1. In this way, trench 1 and the source and drain in contact with it can be formed by self-alignment, which is advantageous in terms of manufacturing.
［発明が解決しようとする課題］
しかしながら、このようにソースまたはドレインをトレ
ンチ１に接して形成する場合には次のような問題が惹起
される。[Problems to be Solved by the Invention] However, when the source or drain is formed in contact with the trench 1 in this way, the following problems occur.
即ち、上記のような構造の半導体装置にあっては、トレ
ンチ１内に絶縁膜が充填されることになるが、この絶縁
膜と半導体基板との界面には正の電荷が蓄積されやすい
ため、ＮチャネルＭＩＳＦＥＴ２側では寄生チャネルが
発生し易い６そして。That is, in the semiconductor device having the above structure, the trench 1 is filled with an insulating film, but since positive charges are likely to be accumulated at the interface between this insulating film and the semiconductor substrate, 6. Parasitic channels are likely to occur on the N-channel MISFET2 side.
この寄生チャネルの発生によって半導体装置の電気的特
性劣化や信頼性の低下が生じる危険性があった・
この解決策として、トレンチを通じて、ＮチャネルＭＩ
ＳＦＥＴＺ側にはＰ型の不純物を、ＰチャネルＭＯ３Ｆ
ＥＴ３側にはＮ型の不純物を導入することが考えられる
が、このような方法は技術的に困難を伴う。There was a risk that the occurrence of this parasitic channel would cause deterioration of the electrical characteristics and reliability of the semiconductor device.As a solution to this problem, N-channel MI
P-type impurity is added to the SFETZ side, and P-channel MO3F
Although it is conceivable to introduce an N-type impurity into the ET3 side, such a method is technically difficult.
また一方、Ｐ型シリコン基板上にＰウェルを形成する際
、上記トレンチを含んだ表面部分のＰ型不純物濃度を上
げると共に、Ｎウェルを形成する際、イオン注入法など
でＰ型不純物以上のＮ型不純物を導入することによって
Ｎウェルを形成することによって、上記トレンチアイソ
レーションに沿った寄生チャネルの発生を防止するよう
にすることも考えられる。しかし、この方法では、半導
体Ｊ、Ｑ板表面に形成されるＮチャネルＭＯ８ＦＥＴ２
およびＰチャネルＭＯ５ＦＥＴ３のしきい値電圧が大き
くなってしまい、ＭＯＳＦＥＴの消１！電力が大きくな
ってしまうという問題があった。On the other hand, when forming a P-type well on a P-type silicon substrate, the concentration of P-type impurities in the surface area including the trench is increased, and when forming an N-well, the concentration of N It is also conceivable to prevent the generation of a parasitic channel along the trench isolation by forming an N-well by introducing type impurities. However, in this method, the N-channel MO8FET2 formed on the surface of the semiconductor J and Q plates
And the threshold voltage of P-channel MO5FET3 increases, causing the MOSFET to turn off! There was a problem that the electric power became large.
なお、上記の場合、上記ＮチャネルＭＯ５ＦＥＴ２およ
びＰチャネルＭＯ３ＦＥＴ３のチャネル領域に各々最適
なイオン注入を行なうことによってしきい値電圧を制御
することも可能ではあるが、各々のチャネル領域に導入
された全不純物量が大幅に増大するので、キャリアの不
純物との接触確率が増し、各ＭＩＳＦＥＴのキャリアの
表面移動度が小さくなり、相補型ＭＩＳＦＥＴの動作速
度が低下してしまうという問題があった。In the above case, although it is possible to control the threshold voltage by performing optimal ion implantation into the channel regions of the N-channel MO5FET2 and P-channel MO3FET3, Since the amount of impurities increases significantly, the probability of carrier contact with impurities increases, the surface mobility of carriers in each MISFET decreases, and there is a problem that the operating speed of the complementary MISFET decreases.
本発明は、かかる点に鑑みなされたもので、ＭＩＳＦＥ
Ｔにおける寄生チャネルの発生が抑止できる信頼性の高
い半導体装置を得られる方法を提供することを目的とし
ている。The present invention was made in view of the above points, and the present invention is based on MISFE.
It is an object of the present invention to provide a method for obtaining a highly reliable semiconductor device in which the occurrence of parasitic channels in T can be suppressed.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.
即ち１本発明に係る半導体装置の製造方法は、相補型Ｍ
ＩＳＦＥＴのＮチャネルＭＩＳＦＥＴおよびＰチャネル
ＭＩＳＦＥＴをトレンチによって分離するにあたり、ト
レンチ側面にＰ型不純物を導入するようにしたものであ
る。That is, one method of manufacturing a semiconductor device according to the present invention is a complementary type M
In separating the N-channel MISFET and P-channel MISFET of the ISFET by a trench, a P-type impurity is introduced into the side surface of the trench.
［作用］
上記した手段によれば、トレンチ側面にＰ型不純物を導
入するようにしたので１例えば両ウェル方式の相補型Ｍ
ＩＳＦＥＴのＰウェル側のトレンチ内面は高濃度となり
、寄生チャネルの発生が抑止されるという作用によって
、半導体装置の信頼性の向上を図ることができる。[Function] According to the above-mentioned means, P-type impurities are introduced into the side surfaces of the trench.
The inner surface of the trench on the P-well side of the ISFET has a high concentration, which suppresses the generation of a parasitic channel, thereby improving the reliability of the semiconductor device.
［実施例］
以下５本発明に係る半導体装置の製造方法の実施例を図
面に基づいて説明する。[Example] Hereinafter, five examples of the method for manufacturing a semiconductor device according to the present invention will be described based on the drawings.
第１図（Ａ）〜（Ｄ）にはＰ型シリコン基板を利用した
両ウェル方式の相補型ＭＩＳＦＥＴの製造工程が示され
ている。その概要を説明すれば次のとおりである。FIGS. 1(A) to 1(D) show the manufacturing process of a double-well type complementary MISFET using a P-type silicon substrate. The outline is as follows.
先ず、Ｐ型シリコン基板１１の表面に３０ｎｍのシリコ
ン酸化膜１２を形成し、その上全面にジノコン窒化膜を
５０ｎｍ堆積させる。ホトリソグラフィによってＮウェ
ル形成予定領域上のシリコン窒化膜を選択的に除去し、
残りのシリコン窒化−をマスクとしてＮウェル形成予定
領域表面部にＮ型不純物であるリンをイオン打込みする
。次いで、上記のシリコン酸化膜１２およびシリコン窒
化膜をマスクにしてＮウェル形成予定領域を酸化して１
１０ｎｍの厚いシリコン酸化膜１３（説明の便宜のため
上記シリコン酸化膜１２とは異なる符号を用いる）を形
成する。マスクとなった上記シリコン窒化膜除去後、酸
化膜厚の差を利用してシリコン酸化膜１２のみ選択的に
貫通するようなエネルギをもってＰ型不純物であるボロ
ンをイオン打込みし、第１図（Ａ）の状態に至る。First, a 30 nm thick silicon oxide film 12 is formed on the surface of a P-type silicon substrate 11, and a 50 nm thick Zinocon nitride film is deposited on the entire surface thereof. selectively removing the silicon nitride film on the N-well formation area by photolithography;
Using the remaining silicon nitride as a mask, phosphorus, which is an N-type impurity, is ion-implanted into the surface of the region where an N-well is to be formed. Next, using the silicon oxide film 12 and silicon nitride film as masks, the area where the N well is to be formed is oxidized.
A 10 nm thick silicon oxide film 13 (a different reference numeral from the silicon oxide film 12 is used for convenience of explanation) is formed. After removing the silicon nitride film, which served as a mask, boron, which is a P-type impurity, is ion-implanted with such energy that it selectively penetrates only the silicon oxide film 12 by taking advantage of the difference in oxide film thickness. ).
その後、１２００℃、６時間の熱処理（アニル）を施し
、シリコン基板１１内に打込んだリンおよびボロンを拡
散させ、Ｎウェルト４およびＰウェル１５を形成する。Thereafter, heat treatment (anilization) is performed at 1200° C. for 6 hours to diffuse the phosphorus and boron implanted into the silicon substrate 11 to form an N well 4 and a P well 15.
次いで、その上全面にシリコン窒化膜１６を１４０ｎｍ
堆積し、ホトリソグラフィ、エツチングによってフィー
ルド酸化膜形成予定領域上のシリコン窒化膜１６を選択
的に除去する。そして、下地のシリコン酸化膜の膜厚差
を利用してシリコン酸化膜１２のみを選択的に通過させ
るような条件でＰ型不純物であるボロンをシリコン基板
内１１内にイオン打込みしてＰ１型チャネルストッパ１
７を形成する６その後、シリコン窒化膜１６をマスクと
して選択酸化を行ない、フィールド酸化膜１８を６００
ｎｍ形成して第１図（Ｂ）の状態に至る。Next, a silicon nitride film 16 with a thickness of 140 nm is formed on the entire surface.
The silicon nitride film 16 on the area where the field oxide film is to be formed is selectively removed by photolithography and etching. Then, boron, which is a P-type impurity, is ion-implanted into the silicon substrate 11 under conditions that selectively pass only through the silicon oxide film 12 by utilizing the difference in the thickness of the underlying silicon oxide film to form a P1-type channel. Stopper 1
After that, selective oxidation is performed using the silicon nitride film 16 as a mask to form a field oxide film 18 of 600
nm is formed to reach the state shown in FIG. 1(B).
次いで、ホトリゾグラフィ、ドライエツチングおよびウ
ェットエツチングによってＮウェル１４とＰウェル１５
との間にトレンチ１９を形成する。Next, the N well 14 and the P well 15 are formed by photolithography, dry etching and wet etching.
A trench 19 is formed between the two.
その後、その上全面にＰ型不純物を含むシリコン醇化膜
等の絶縁膜またはポリシリコンをＣＶＤ法によって堆積
させ、アニールを加えることによってトレンチ１９の側
面にＰ型不純物を導入させる。Thereafter, an insulating film such as a silicon molten film containing P-type impurities or polysilicon is deposited on the entire surface by CVD, and annealing is applied to introduce P-type impurities into the side surfaces of the trenches 19.
このときのＰ型不純物の濃度は、Ｐ型不純物を導入した
Ｉ〕ウェル１５側のトレンチ１９の側面がＰ＋層となっ
た際にＮ型の寄生チャネルの発生を抑止するのに十分で
、かつ、Ｎウェル１４側のトレンチ１９の側面がＮ−層
となった場合にＰ型に反転せずしかもノイズによる寄生
チャネルの発生を妨げるに十分な濃度となるように選択
される。The concentration of the P-type impurity at this time is sufficient to suppress the generation of an N-type parasitic channel when the side surface of the trench 19 on the I] well 15 side into which the P-type impurity is introduced becomes a P+ layer, and , the concentration is selected so that when the side surface of the trench 19 on the N-well 14 side becomes an N- layer, it will not be inverted to P type and will have a sufficient concentration to prevent the generation of a parasitic channel due to noise.
また、必要であれば、Ｐウェル１５の表面濃度とＮウェ
ル１４の表面濃度より予め低くしておいた状態で、トレ
ンチ１９の側面からＰ型不純物を導入するようにしても
良い。Furthermore, if necessary, the P-type impurity may be introduced from the side surface of the trench 19 with the surface concentration of the P-well 15 and the N-well 14 being lower in advance.
上記の場合のトレンチ１９に沿った深さ方向の不純物濃
度分布の一例を示せば第２図（Ａ）。An example of the impurity concentration distribution in the depth direction along the trench 19 in the above case is shown in FIG. 2(A).
（Ｂ）のようになる。このうち第２図（Ａ）はＰウェル
１５側の不純物濃度分布、第２図（Ｂ）はＮウェル１４
側の不純物濃度分布を表している。It will look like (B). Of these, FIG. 2(A) shows the impurity concentration distribution on the P well 15 side, and FIG. 2(B) shows the impurity concentration distribution on the N well 14 side.
represents the impurity concentration distribution on the side.
これらの図において各ウェル形成後の不純物濃度分布は
破線ａで示すようになっている。また、トレンチ側面か
ら不純物導入された濃度分布が点線すで示されている。In these figures, the impurity concentration distribution after each well is formed is shown by a broken line a. Also, the dotted line already shows the concentration distribution of impurities introduced from the side surface of the trench.
そして、その結果得られた不純物濃度分布が実線Ｃで示
されている。The impurity concentration distribution obtained as a result is shown by a solid line C.
次に、上記工程でトレンチ１９内にポリシリコンを付け
た場合は、ポリシリコンを酸化してシリコン酸化膜に変
える。また、上記工程でトレンチ１９内に絶縁膜を充填
したときには該膜を残しても良いし、また−旦エッチン
グにて除去しても良い。後者のように絶縁膜を除去する
場合にはトレンチ１９内面のシリコンを露出させてから
酸化させる。しかして、トレンチ１９内面を上記のよう
に何らかの方法でシリコン酸化膜等の絶縁膜で覆った後
、ＣＶＤ法を用いてトレンチ１９を絶縁膜で埋める。こ
のとき成長される絶縁膜の厚さはトレンチ１９幅の１．
５倍以上の厚さに堆積することが望ましい。その後ドラ
イエツチングにて異方性エツチングにて平坦化を行なっ
た状態が第１図（Ｃ）に示されている。Next, if polysilicon is formed in the trench 19 in the above process, the polysilicon is oxidized and converted into a silicon oxide film. Further, when the trench 19 is filled with an insulating film in the above step, the film may be left or may be removed by etching. When removing the insulating film as in the latter case, the silicon on the inner surface of the trench 19 is exposed and then oxidized. After the inner surface of the trench 19 is covered with an insulating film such as a silicon oxide film by some method as described above, the trench 19 is filled with the insulating film using the CVD method. The thickness of the insulating film grown at this time is 1.
It is desirable to deposit it to a thickness of 5 times or more. FIG. 1(C) shows the state in which planarization was then performed by dry etching and anisotropic etching.
その後５通常のシリコンゲートプロセスでゲート電極２
１、ソース・ドレイン領域を形成し第１図（Ｄ）の状態
となる。第４図にはそのときのトレンチ１９に沿った面
の縦断面が示されている。After that 5, the gate electrode 2 is formed using a normal silicon gate process.
1. Source/drain regions are formed, resulting in the state shown in FIG. 1(D). FIG. 4 shows a longitudinal section along the trench 19 at that time.
なお、上記ゲート電極２１の材料としてはポリシリコン
、シリサイドまたはメタル等が用いられる。Note that polysilicon, silicide, metal, or the like is used as the material for the gate electrode 21.
以上ではトレンチ１９側面への不純物の導入にあたって
ポリシリコンまたは絶縁膜から不純物を熱拡散する方法
を用いたが、深さ方向の不純物濃度分布を略−様にする
ためにエネルギを変えて重ねてイオン打込みした後、打
込んだ不純物を第３図（Ａ）の示すように横方向に拡げ
させ、その後第４図（Ｂ）のようにトレンチ１９を形成
するようにしても良い。第３図（Ａ）で重ねてイオン打
込みを行なった後、打込みの時の不純物の横方向波がり
をそのまま利用して熱処理しなくても良い。In the above, a method of thermally diffusing the impurity from polysilicon or an insulating film was used to introduce the impurity into the side surface of the trench 19, but in order to make the impurity concentration distribution in the depth direction approximately the same, the ions were stacked with different energies. After implantation, the implanted impurity may be spread laterally as shown in FIG. 3(A), and then trenches 19 may be formed as shown in FIG. 4(B). After the ion implantation is repeated in FIG. 3(A), it is not necessary to carry out heat treatment by directly utilizing the lateral undulation of impurities during implantation.
このようにすれば、イオン打込みに用いたマスクをその
まま用いてトレンチ１９を形成することができる。また
、不純物導入量の精度も向上できるし、その不純物濃度
分布を打込みエネルギ社を変えることにより任意に設定
できることになる。In this way, the trench 19 can be formed using the same mask used for ion implantation. Further, the accuracy of the amount of impurity introduced can be improved, and the impurity concentration distribution can be arbitrarily set by changing the implant energy company.
また、上記ではＭＩＳＦＥＴの周辺をトレンチアイソレ
ーションとＬＯＧ：ＯＳアイソレーションの両方を用い
て分離しているが第５図のようにＭＩＳＦＥＴをすべて
トレンチアイソレーションにて分離し、トレンチとトレ
ンチの間はｒ、 ａ ｃ ｏ ｓアイソレーションを用
いるようにしても良い。In addition, in the above example, the area around the MISFET is isolated using both trench isolation and LOG:OS isolation, but as shown in Figure 5, all MISFETs are isolated using trench isolation, and the area between the trenches is r, acos isolation may also be used.
以上に説明した方法によれば次のような効果を得ること
ができる。According to the method described above, the following effects can be obtained.
即ち、上記実施例の製造方法によれば、トレンチ１９の
側面にＰ型不純物を導入するようにしているので、例え
ば両ウェル方式の相補型ＭＩＳＦＥＴの場合Ｐウェル側
での寄生チャネルの発生が防止されるという作用によっ
て、半導体装置の信頼性の向上を図ることができる。That is, according to the manufacturing method of the above embodiment, since the P-type impurity is introduced into the side surface of the trench 19, the generation of a parasitic channel on the P-well side is prevented, for example, in the case of a double-well type complementary MISFET. By this effect, the reliability of the semiconductor device can be improved.
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.
即ち、本発明によれば、相補型のＮチャネルＭＩＳＦＥ
ＴおよびＰチャネルＭＩＳＦＥＴをトレンチによって分
離するにあたり、トレンチ側面にＰ型不純物を導入する
ようにしたので、ＭＩＳＦＥＴにおける寄生チャネルの
発生が防止され、半導体装置の信頼性の向上を図ること
ができる。That is, according to the present invention, complementary N-channel MISFE
When the T-channel and P-channel MISFETs are separated by the trench, P-type impurities are introduced into the side surfaces of the trench, thereby preventing the generation of parasitic channels in the MISFET, and improving the reliability of the semiconductor device.
第１図（Ａ）〜（Ｄ）は本発明に係る半導体装置の製造
方法の実施例における各工程での相補型ＭＩＳＦＥＴの
縦断面図。
第２図（Ａ）、（Ｂ）はトレンチ側面のＮウェルおよび
Ｐウェルの不純物濃度を表わすグラフ。
第３図（Ａ）、（Ｂ）はイオン打込みによるトレンチ形
成方法を示す図。
第４図はトレンチに沿った而の縦断面図、第５図は本発
明の変形例によって得られた相補型Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔの縦断面図。
第６図は本発明者によって検討された相補型〜ＩＩ Ｓ
Ｆ Ｅ Ｔの縦断面図である。
１１・・・・シリコン基板、１９・・・ トレンチ。FIGS. 1A to 1D are vertical cross-sectional views of a complementary MISFET at each step in an embodiment of the method for manufacturing a semiconductor device according to the present invention. FIGS. 2(A) and 2(B) are graphs showing the impurity concentrations of the N well and P well on the side surface of the trench. FIGS. 3A and 3B are diagrams showing a trench forming method by ion implantation. FIG. 4 is a longitudinal sectional view along the trench, and FIG. 5 is a complementary type M I S F E obtained by a modification of the present invention.
A vertical cross-sectional view of T. Figure 6 shows the complementary type II S studied by the present inventor.
It is a longitudinal cross-sectional view of FET. 11... Silicon substrate, 19... Trench.
Claims (1)
ＴおよびＰチャネルＭＩＳＦＥＴをトレンチによって分
離するにあたり、トレンチ側面にＰ型不純物を導入する
ようにしたことを特徴とする半導体装置の製造方法。 ２、両ウェル方式の相補型ＭＩＳＦＥＴにおいて、Ｐウ
ェル表面の不純物濃度をＮウェル表面の不純物濃度より
も低くしておいた状態でトレンチを形成し、しかる後上
記Ｐ型不純物を導入するようにしたことを特徴とする請
求項１記載の半導体装置の製造方法。 ３、Ｎウェル側ではＰ型に反転せずかつノイズによる寄
生チャネルの発生が抑制されるように、同時にＰウェル
側ではトレンチに沿った寄生チャネルが防止されるよう
な条件で上記Ｐ型不純物の導入を行なうようにしたこと
を特徴とする請求項２記載の半導体装置の製造方法。[Claims] 1. N-channel MISFE in complementary MISFET
1. A method of manufacturing a semiconductor device, characterized in that when separating T-channel and P-channel MISFETs by a trench, a P-type impurity is introduced into the side surface of the trench. 2. In a double-well type complementary MISFET, a trench was formed with the impurity concentration on the P-well surface being lower than the impurity concentration on the N-well surface, and then the P-type impurity was introduced. 2. The method of manufacturing a semiconductor device according to claim 1. 3. The P-type impurity is added to the N-well side under conditions such that it does not invert to P-type and the generation of a parasitic channel due to noise is suppressed, and at the same time, the formation of a parasitic channel along the trench is prevented on the P-well side. 3. The method of manufacturing a semiconductor device according to claim 2, further comprising the step of introducing the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208331A JPH0258368A (en) | 1988-08-24 | 1988-08-24 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208331A JPH0258368A (en) | 1988-08-24 | 1988-08-24 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258368A true JPH0258368A (en) | 1990-02-27 |
Family
ID=16554499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208331A Pending JPH0258368A (en) | 1988-08-24 | 1988-08-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258368A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283520A (en) * | 1992-03-31 | 1993-10-29 | Nec Corp | Manufacture of semiconductor device |
| JPH0697377A (en) * | 1992-07-30 | 1994-04-08 | Nec Corp | Isolation structure for cmos semiconductor device and fabrication thereof |
-
1988
- 1988-08-24 JP JP63208331A patent/JPH0258368A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283520A (en) * | 1992-03-31 | 1993-10-29 | Nec Corp | Manufacture of semiconductor device |
| JPH0697377A (en) * | 1992-07-30 | 1994-04-08 | Nec Corp | Isolation structure for cmos semiconductor device and fabrication thereof |
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