JPH0241909B2 - - Google Patents
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- JPH0241909B2 JPH0241909B2 JP59086414A JP8641484A JPH0241909B2 JP H0241909 B2 JPH0241909 B2 JP H0241909B2 JP 59086414 A JP59086414 A JP 59086414A JP 8641484 A JP8641484 A JP 8641484A JP H0241909 B2 JPH0241909 B2 JP H0241909B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
産業上の利用分野
本発明は、同一パツケージ内に、MOS電界効
果トランジスタと、入力インピーダンス整合用
MOSキヤパシター及びゲート酸化膜保護用ダイ
オードを封止した高周波半導体装置に関する。 従来例の構成とその問題点 MOS電界効果トランジスタを高周波で動作さ
せる場合には、パツケージ端部でのインピーダン
スの低下を防ぎ、外部回路との整合を取る為パツ
ケージ内にMOSキヤパシターのチツプを配置し、
このMOSキヤパシターと、MOS電界効果トラン
ジスタの入力部へのワイヤーのインダクタンスに
より整合回路を形成するのが一般的に行なわれて
いる。 又、MOS電界効果トランジスタのゲート酸化
膜は通常250Å〜1000Åと非常に薄く、その絶縁
耐圧は20〜70V程度しかなく、サージ電圧によつ
てゲート酸化膜が破壊されやすい。従つてゲート
とソース間に、酸化膜の絶縁耐圧以下でブレー
ク・ダウンするゲート酸化膜保護用ダイオードを
挿入することが一般に行なわれている。この様な
ゲート酸化膜保護用ダイオードは通常MOS電界
効果トランジスタと同一チツプ内に集積化して形
成される。 第１図は、従来の高周波半導体装置の等価回路
である。第１図において、Ｇ及びＤはそれぞれパ
ツケージ端部のゲート端子及びドレイン端子であ
る。パツケージ内は、MOSキヤパシターのチツ
プT1，MOS電界効果トランジスタのチツプT2及
び、MOS電界効果トランジスタのゲートG′と
MOSキヤパシターCIを接続しインダクタンスと
して働くワイヤーｌによつて構成される。MOS
電界効果トランジスタのチツプT2内には、MOS
電界効果トランジスタのゲートG′とソースS′間に
接続されたゲート酸化膜保護用ダイオードD1，
D2が集積化されている。このゲート酸化膜保護
用ダイオードD1，D2により双方向ダイオードが
形成され、ゲート酸化膜が正負両方のサージ電圧
から保護される。この双方向ダイオードのブレー
ク・ダウン電圧は、±10V程度あれば十分である。 しかしながら、第１図に示した従来の例におい
ては、ゲート酸化膜保護用ダイオードD1，D2の
形成により、MOS電界効果トランジスタのチツ
プ基板中にダイオードD3が形成され、結果とし
て、MOS電界効果トランジスタのゲートG′とド
レインD′間にゲート酸化膜保護用ダイオードD1
とダイオードD3からなる双方向ダイオードが挿
される。同じく、MOS電界効果トランジスタの
ソースS′とドレインD′間にもゲート酸化膜保護用
ダイオードD2とダイオードD3とからなる双方向
ダイオードが挿入される。このMOS電界効果ト
ランジスタのゲートG′とドレインD′間及びソー
スS′とドレインD′間に挿入された２個の双方向ダ
イオードは結果的に、MOS電界効果トランジス
タのゲートG′・ドレインD′間及びソースS′・ドレ
インD′間の耐圧を低下させ、MOS電界効果トラ
ンジスタの本来の特性を下げてしまう。即ち、通
常高出力を必要とする高周波用のMOS電界効果
トランジスタにおいては、ドレインバイアスとし
て40V〜50Vの電圧を用いることが多く、交流振
幅を考慮すると約80V〜100Vの耐圧が必要とさ
れる。従つて、D1とD3及びD2とD3とからなる双
方向ダイオードには80V〜100V以上の耐圧が要
求されるが、MOS電界効果トランジスタのチツ
プと同一チツプに保護ダイオードを形成した場
合、耐圧を確保することは非常に困難である。こ
の点について以下さらに詳しく説明する。 第２図は、第１図に示した従来の例のMOS電
界効果トランジスタのチツプT2の断面構造図で
ある。第２図において第１図と等価な構成部分に
は同一の参照番号及び記号を付して示す。 第２図において、MOS電界効果トランジスタ
は、縦型２重拡散の素子であり、Ｎ型基板１、Ｐ
型チヤンネル拡散領域２、Ｎ型ソース領域３、ゲ
ート酸化膜４、ゲート電極５、絶縁膜６、ソース
電極とから構成される。第２図には示していない
が、Ｐ型チヤンネル拡散領域２とＮ型ソース領域
３は通常シヨートして耐圧を確保している。 他方、ゲート酸化膜保護用ダイオードD1，D2
は同一のＮ型基板１に形成され、Ｐ型ウエル８と
Ｎ型領域９，１０、ダイオード電極１１，１２と
からなる。 第２図に示した従来の例においては、Ｐ型ウエ
ル８が電気的に浮いている為、Ｎ型領域９，１０
をエミツタ、Ｐ型ウエル８をベース、Ｎ型基板を
コレクターとする等価的トランジスタのエミツ
タ・コレクター間耐圧（BVCEO）はトランジスタ
のhFEの影響を受け、ベース・コレクター間の耐
圧（BVCBO）の
果トランジスタと、入力インピーダンス整合用
MOSキヤパシター及びゲート酸化膜保護用ダイ
オードを封止した高周波半導体装置に関する。 従来例の構成とその問題点 MOS電界効果トランジスタを高周波で動作さ
せる場合には、パツケージ端部でのインピーダン
スの低下を防ぎ、外部回路との整合を取る為パツ
ケージ内にMOSキヤパシターのチツプを配置し、
このMOSキヤパシターと、MOS電界効果トラン
ジスタの入力部へのワイヤーのインダクタンスに
より整合回路を形成するのが一般的に行なわれて
いる。 又、MOS電界効果トランジスタのゲート酸化
膜は通常250Å〜1000Åと非常に薄く、その絶縁
耐圧は20〜70V程度しかなく、サージ電圧によつ
てゲート酸化膜が破壊されやすい。従つてゲート
とソース間に、酸化膜の絶縁耐圧以下でブレー
ク・ダウンするゲート酸化膜保護用ダイオードを
挿入することが一般に行なわれている。この様な
ゲート酸化膜保護用ダイオードは通常MOS電界
効果トランジスタと同一チツプ内に集積化して形
成される。 第１図は、従来の高周波半導体装置の等価回路
である。第１図において、Ｇ及びＤはそれぞれパ
ツケージ端部のゲート端子及びドレイン端子であ
る。パツケージ内は、MOSキヤパシターのチツ
プT1，MOS電界効果トランジスタのチツプT2及
び、MOS電界効果トランジスタのゲートG′と
MOSキヤパシターCIを接続しインダクタンスと
して働くワイヤーｌによつて構成される。MOS
電界効果トランジスタのチツプT2内には、MOS
電界効果トランジスタのゲートG′とソースS′間に
接続されたゲート酸化膜保護用ダイオードD1，
D2が集積化されている。このゲート酸化膜保護
用ダイオードD1，D2により双方向ダイオードが
形成され、ゲート酸化膜が正負両方のサージ電圧
から保護される。この双方向ダイオードのブレー
ク・ダウン電圧は、±10V程度あれば十分である。 しかしながら、第１図に示した従来の例におい
ては、ゲート酸化膜保護用ダイオードD1，D2の
形成により、MOS電界効果トランジスタのチツ
プ基板中にダイオードD3が形成され、結果とし
て、MOS電界効果トランジスタのゲートG′とド
レインD′間にゲート酸化膜保護用ダイオードD1
とダイオードD3からなる双方向ダイオードが挿
される。同じく、MOS電界効果トランジスタの
ソースS′とドレインD′間にもゲート酸化膜保護用
ダイオードD2とダイオードD3とからなる双方向
ダイオードが挿入される。このMOS電界効果ト
ランジスタのゲートG′とドレインD′間及びソー
スS′とドレインD′間に挿入された２個の双方向ダ
イオードは結果的に、MOS電界効果トランジス
タのゲートG′・ドレインD′間及びソースS′・ドレ
インD′間の耐圧を低下させ、MOS電界効果トラ
ンジスタの本来の特性を下げてしまう。即ち、通
常高出力を必要とする高周波用のMOS電界効果
トランジスタにおいては、ドレインバイアスとし
て40V〜50Vの電圧を用いることが多く、交流振
幅を考慮すると約80V〜100Vの耐圧が必要とさ
れる。従つて、D1とD3及びD2とD3とからなる双
方向ダイオードには80V〜100V以上の耐圧が要
求されるが、MOS電界効果トランジスタのチツ
プと同一チツプに保護ダイオードを形成した場
合、耐圧を確保することは非常に困難である。こ
の点について以下さらに詳しく説明する。 第２図は、第１図に示した従来の例のMOS電
界効果トランジスタのチツプT2の断面構造図で
ある。第２図において第１図と等価な構成部分に
は同一の参照番号及び記号を付して示す。 第２図において、MOS電界効果トランジスタ
は、縦型２重拡散の素子であり、Ｎ型基板１、Ｐ
型チヤンネル拡散領域２、Ｎ型ソース領域３、ゲ
ート酸化膜４、ゲート電極５、絶縁膜６、ソース
電極とから構成される。第２図には示していない
が、Ｐ型チヤンネル拡散領域２とＮ型ソース領域
３は通常シヨートして耐圧を確保している。 他方、ゲート酸化膜保護用ダイオードD1，D2
は同一のＮ型基板１に形成され、Ｐ型ウエル８と
Ｎ型領域９，１０、ダイオード電極１１，１２と
からなる。 第２図に示した従来の例においては、Ｐ型ウエ
ル８が電気的に浮いている為、Ｎ型領域９，１０
をエミツタ、Ｐ型ウエル８をベース、Ｎ型基板を
コレクターとする等価的トランジスタのエミツ
タ・コレクター間耐圧（BVCEO）はトランジスタ
のhFEの影響を受け、ベース・コレクター間の耐
圧（BVCBO）の
【式】まで大幅に低下する。
例えばBVCEO＝100V、hFE＝10の時BVCEO≒32Vと
なつてしまい、MOS電界効果トランジスタのチ
ツプとしてのソースS′・ドレインD′間及びゲート
G′・ドレインD′間の耐圧はこの値にリミツトさ
れてしまう。Ｎ型領域９，１０をエミツタ、Ｐ型
ウエル８をベース、Ｎ型基板をコレクターとする
等価的トランジスタのhFEを下げる為に、ベース
となるＰ型ウエル８の濃度を上げたり、拡散深さ
を深くするという方法も考えられるが、MOS電
界効果トランジスタのチツプを形成するプロセス
が複雑になるばかりでなく、hFEを１にすること
は非常に困難なことである。又、80V〜100Vの
高電圧をダイオードに常時かけておくことは、ダ
イオード側における不良発生の確率が高くなり、
信頼性上問題である。さらには、MOS電界効果
トランジスタのチツプ上でMOS電界効果トラン
ジスタのゲート電極５とダイオード電極１２を接
続しなければならないで、その接続に用いる配線
及びダイオード自体が、ゲート・ドレイン間容量
（Cgd）を増加させる。ゲート・ドレイン間容量
（Cgd）の増加は、帰還容量の増大を意味するの
でMOS電界効果トランジスタのゲイン低下も引
き起こす。 発明の目的 本発明の目的は、同一パツケージ内にMOS電
界効果トランジスタと入力インピーダンス整合用
MOSキヤパシターの２種類のチツプを封止した
構成において、MOS電界効果トランジスタのゲ
ート酸化膜保護用ダイオードを有しており、かつ
耐圧低下のない優れた高周波半導体装置を提供す
ることにある。 発明の構成 本発明は、同一パツケージ内にMOS電界効果
トランジスタが形成された第１のチツプと入力イ
ンピーダンス整合用MOSキヤパシターが形成さ
れ前記第１のチツプと別体の第２のチツプが封止
され、前記トランジスタのゲート電極とMOSキ
ヤパシタがボンデイングワイヤーを介して相互に
接続され、トランジスタのゲート酸化膜保護用ダ
イオードが第２のチツプ内に形成されていること
を特徴とする。 実施例の説明 第３図は本発明の高周波半導体装置の一実施例
を示す等価回路である。第３図において、第１図
及び第２図と等価な構成部分には同一の参照番号
及び信号を示す。 第３図に示す様に、本発明においてゲート酸化
膜保護用ダイオードD4，D5は入力インピーダン
ス整合用MOSキヤパシターのチツプT3内に形成
され、MOS電界効果トランジスタのチツプT4内
には形成されない。ゲート酸化膜保護用ダイオー
ドD4，D5は、インダクタンスとして働くワイヤ
ーｌが接続点G″にワイヤーボンデイングされた
時点で、MOS電界効果トランジスタのゲート及
びソースに接続され、MOS電界効果トランジス
タのゲート酸化膜を保護する働きをなす。パツケ
ージのゲート端子ＧとソースS′の間にかかる電圧
は通常動作の場合最大でも±10V前後であるの
で、ゲート酸化膜保護用ダイオードD4，D5から
なる双方向ダイオードは、80V〜100Vもの耐圧
を必要としない。即ち、本発明によればゲート酸
化膜保護用ダイオードD4，D5を、入力インピー
ダンス整合用MOSキヤパシターのチツプT3内に
形成した為に、寄生的トランジスタが高電圧のか
かるドレインとの間にできないことによる。 又、本発明によれば高電圧のかかるのはMOS
電界効果トランジスタのチツプT4のみであるの
で、ダイオードによる不良発生の確率も従来の例
よりも低くなり信頼性の問題も少なくなる。 さらに本発明によれば、MOS電界効果トラン
ジスタのチツプT4内に保護ダイオードを形成し
ておらず、MOS電界効果トランジスタのチツプ
T4上での配線も不要である為、ゲード・ドレイ
ン間容量（Cgd）の増加もない。 又、MOS電界効果トランジスタのチツプT4内
には、MOS電界効果トランジスタしかないので、
ゲート酸化膜保護用ダイオードとの関係を考える
ことなく配置等の設計上の自由度も多い。 第４図は、第３図に示した本発明の一実施例の
入力インピーダンス整合用MOSキヤパシターの
チツプT3の断面構造図である。第４図において、
第３図と等価な構成部分には、同一の参照番号及
び記号を付して示す。 第４図に示す様に本発明においては、入力イン
ピーダンス整合用MOSキヤパシターのチツプ内
に、MOS電界効果トランジスタのゲート酸化膜
保護用ダイオードが形成される。入力インピーダ
ンス整合用MOSキヤパシターは、キヤパシター
用Ｎ型基板１３と絶縁膜１４とAl電極１５とか
ら構成され、ゲート酸化膜保護用ダイオードD4，
D5は、キヤパシター用Ｎ型基板１３とＰ型拡散
層１６、Ｎ型拡散層１７によつて形成される。 本発明の高周波半導体装置の一実施例として、
入力インピーダンス整合用MOSキヤパシターと
２個のゲート酸化膜保護用ダイオードからなる双
方向ダイオードを同一チツプに形成した構成を例
にとつて説明を加えたが、ゲート酸化膜保護用ダ
イオードが１個からなり、サージ電圧の単方向の
極性に対してゲート酸化膜を保護する構成でも良
い。又、MOS電界効果トランジスタとしてＮチ
ヤンネルの縦型２重拡散のトランジスタを例に説
明を加えたが、Ｐチヤンネルでも又他の構造、例
えばＶ溝ゲート構造等のMOS電界効果トランジ
スタでも同様の効果があることは言うまでもな
い。 発明の効果 本発明により次の様な効果がもたらされる。 (1) ゲート酸化膜保護用ダイオードによるゲー
ト・ドレイン間及びソース・ドレイン間の耐圧
低下がない。 (2) ゲート酸化膜保護用ダイオードに高電圧がか
からず信頼性が向上する。 (3) ゲート酸化膜保護用ダイオードに付随するゲ
ート・ドレイン間容量（Cgd）の増加がなく、
MOS電界効果トランジスタのゲイン低下がな
い。
なつてしまい、MOS電界効果トランジスタのチ
ツプとしてのソースS′・ドレインD′間及びゲート
G′・ドレインD′間の耐圧はこの値にリミツトさ
れてしまう。Ｎ型領域９，１０をエミツタ、Ｐ型
ウエル８をベース、Ｎ型基板をコレクターとする
等価的トランジスタのhFEを下げる為に、ベース
となるＰ型ウエル８の濃度を上げたり、拡散深さ
を深くするという方法も考えられるが、MOS電
界効果トランジスタのチツプを形成するプロセス
が複雑になるばかりでなく、hFEを１にすること
は非常に困難なことである。又、80V〜100Vの
高電圧をダイオードに常時かけておくことは、ダ
イオード側における不良発生の確率が高くなり、
信頼性上問題である。さらには、MOS電界効果
トランジスタのチツプ上でMOS電界効果トラン
ジスタのゲート電極５とダイオード電極１２を接
続しなければならないで、その接続に用いる配線
及びダイオード自体が、ゲート・ドレイン間容量
（Cgd）を増加させる。ゲート・ドレイン間容量
（Cgd）の増加は、帰還容量の増大を意味するの
でMOS電界効果トランジスタのゲイン低下も引
き起こす。 発明の目的 本発明の目的は、同一パツケージ内にMOS電
界効果トランジスタと入力インピーダンス整合用
MOSキヤパシターの２種類のチツプを封止した
構成において、MOS電界効果トランジスタのゲ
ート酸化膜保護用ダイオードを有しており、かつ
耐圧低下のない優れた高周波半導体装置を提供す
ることにある。 発明の構成 本発明は、同一パツケージ内にMOS電界効果
トランジスタが形成された第１のチツプと入力イ
ンピーダンス整合用MOSキヤパシターが形成さ
れ前記第１のチツプと別体の第２のチツプが封止
され、前記トランジスタのゲート電極とMOSキ
ヤパシタがボンデイングワイヤーを介して相互に
接続され、トランジスタのゲート酸化膜保護用ダ
イオードが第２のチツプ内に形成されていること
を特徴とする。 実施例の説明 第３図は本発明の高周波半導体装置の一実施例
を示す等価回路である。第３図において、第１図
及び第２図と等価な構成部分には同一の参照番号
及び信号を示す。 第３図に示す様に、本発明においてゲート酸化
膜保護用ダイオードD4，D5は入力インピーダン
ス整合用MOSキヤパシターのチツプT3内に形成
され、MOS電界効果トランジスタのチツプT4内
には形成されない。ゲート酸化膜保護用ダイオー
ドD4，D5は、インダクタンスとして働くワイヤ
ーｌが接続点G″にワイヤーボンデイングされた
時点で、MOS電界効果トランジスタのゲート及
びソースに接続され、MOS電界効果トランジス
タのゲート酸化膜を保護する働きをなす。パツケ
ージのゲート端子ＧとソースS′の間にかかる電圧
は通常動作の場合最大でも±10V前後であるの
で、ゲート酸化膜保護用ダイオードD4，D5から
なる双方向ダイオードは、80V〜100Vもの耐圧
を必要としない。即ち、本発明によればゲート酸
化膜保護用ダイオードD4，D5を、入力インピー
ダンス整合用MOSキヤパシターのチツプT3内に
形成した為に、寄生的トランジスタが高電圧のか
かるドレインとの間にできないことによる。 又、本発明によれば高電圧のかかるのはMOS
電界効果トランジスタのチツプT4のみであるの
で、ダイオードによる不良発生の確率も従来の例
よりも低くなり信頼性の問題も少なくなる。 さらに本発明によれば、MOS電界効果トラン
ジスタのチツプT4内に保護ダイオードを形成し
ておらず、MOS電界効果トランジスタのチツプ
T4上での配線も不要である為、ゲード・ドレイ
ン間容量（Cgd）の増加もない。 又、MOS電界効果トランジスタのチツプT4内
には、MOS電界効果トランジスタしかないので、
ゲート酸化膜保護用ダイオードとの関係を考える
ことなく配置等の設計上の自由度も多い。 第４図は、第３図に示した本発明の一実施例の
入力インピーダンス整合用MOSキヤパシターの
チツプT3の断面構造図である。第４図において、
第３図と等価な構成部分には、同一の参照番号及
び記号を付して示す。 第４図に示す様に本発明においては、入力イン
ピーダンス整合用MOSキヤパシターのチツプ内
に、MOS電界効果トランジスタのゲート酸化膜
保護用ダイオードが形成される。入力インピーダ
ンス整合用MOSキヤパシターは、キヤパシター
用Ｎ型基板１３と絶縁膜１４とAl電極１５とか
ら構成され、ゲート酸化膜保護用ダイオードD4，
D5は、キヤパシター用Ｎ型基板１３とＰ型拡散
層１６、Ｎ型拡散層１７によつて形成される。 本発明の高周波半導体装置の一実施例として、
入力インピーダンス整合用MOSキヤパシターと
２個のゲート酸化膜保護用ダイオードからなる双
方向ダイオードを同一チツプに形成した構成を例
にとつて説明を加えたが、ゲート酸化膜保護用ダ
イオードが１個からなり、サージ電圧の単方向の
極性に対してゲート酸化膜を保護する構成でも良
い。又、MOS電界効果トランジスタとしてＮチ
ヤンネルの縦型２重拡散のトランジスタを例に説
明を加えたが、Ｐチヤンネルでも又他の構造、例
えばＶ溝ゲート構造等のMOS電界効果トランジ
スタでも同様の効果があることは言うまでもな
い。 発明の効果 本発明により次の様な効果がもたらされる。 (1) ゲート酸化膜保護用ダイオードによるゲー
ト・ドレイン間及びソース・ドレイン間の耐圧
低下がない。 (2) ゲート酸化膜保護用ダイオードに高電圧がか
からず信頼性が向上する。 (3) ゲート酸化膜保護用ダイオードに付随するゲ
ート・ドレイン間容量（Cgd）の増加がなく、
MOS電界効果トランジスタのゲイン低下がな
い。
第１図は従来の高周波半導体装置の等価回路
図、第２図は従来の高周波半導体装置に用いられ
ているMOS電界効果トランジスタのチツプ断面
構造図、第３図は本発明の高周波半導体装置の一
実施例の等価回路図、第４図は本発明の高周波半
導体装置の一実施例に用いる入力インピーダンス
整合用MOSキヤパシターのチツプ断面構造図で
ある。 Ｇ……ゲート端子、Ｄ……ドレイン端子、T3
……入力インピーダンス整合用MOSキヤパシタ
ーのチツプ、Ci……MOSキヤパシター、T4……
MOS電界効果トランジスタのチツプ、D4，D5…
…ゲート酸化膜保護用ダイオード。
図、第２図は従来の高周波半導体装置に用いられ
ているMOS電界効果トランジスタのチツプ断面
構造図、第３図は本発明の高周波半導体装置の一
実施例の等価回路図、第４図は本発明の高周波半
導体装置の一実施例に用いる入力インピーダンス
整合用MOSキヤパシターのチツプ断面構造図で
ある。 Ｇ……ゲート端子、Ｄ……ドレイン端子、T3
……入力インピーダンス整合用MOSキヤパシタ
ーのチツプ、Ci……MOSキヤパシター、T4……
MOS電界効果トランジスタのチツプ、D4，D5…
…ゲート酸化膜保護用ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 同一パツケージ内に、高耐圧MOS電界効果
トランジスタが形成された第１のチツプと入力イ
ンピーダンス整合用MOSキヤパシタが形成され
前記第１のチツプと別体の第２のチツプが封止さ
れ、前記トランジスタのゲート電極とMOSキヤ
パシタがボンデイングワイヤーを介して相互に接
続され、前記トランジスタのゲート酸化膜保護用
ダイオードが前記キヤパシタの形成された第２の
チツプ内に形成されていることを特徴とする高周
波半導体装置。 ２ ダイオードが、双方向ダイオードであること
を特徴とする特許請求の範囲第１項記載の高周波
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086414A JPS60229359A (ja) | 1984-04-27 | 1984-04-27 | 高周波半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086414A JPS60229359A (ja) | 1984-04-27 | 1984-04-27 | 高周波半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229359A JPS60229359A (ja) | 1985-11-14 |
| JPH0241909B2 true JPH0241909B2 (ja) | 1990-09-19 |
Family
ID=13886208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086414A Granted JPS60229359A (ja) | 1984-04-27 | 1984-04-27 | 高周波半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229359A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786652B2 (ja) * | 1989-02-28 | 1998-08-13 | 株式会社東芝 | 半導体装置 |
-
1984
- 1984-04-27 JP JP59086414A patent/JPS60229359A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60229359A (ja) | 1985-11-14 |
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