JPH10321878A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH10321878A JPH10321878A JP6535098A JP6535098A JPH10321878A JP H10321878 A JPH10321878 A JP H10321878A JP 6535098 A JP6535098 A JP 6535098A JP 6535098 A JP6535098 A JP 6535098A JP H10321878 A JPH10321878 A JP H10321878A
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Abstract
法の微細化が容易な横形高耐圧ダイオードを提供する。 【解決手段】n型ドリフト層4の底部にSIPOS膜3
を設け、かつp型アノード層5とn型カソード層10と
で挟まれた領域のn型ドリフト層4の表面にp型リサー
フ層7を設ける。
Description
に係わり、特にSOI基板を用いた高耐圧半導体装置に
関する。
護回路などの周辺回路とを1つの基板に集積形成したい
わゆるパワーICは、汎用インバータ、車載用IC、表
示装置用ドライバなどのパワーエレクトロニクス分野で
の利用が期待されている。パワーICの作製に用いる基
板としては、素子間の絶縁分離が容易なSOI(Silicon
On Insulator)基板が便利である。
形高耐圧ダイオードの平面図を示す。また、図13に、
図12のZ−Z線に沿った断面図を示す。図12、13
において、81は第1のシリコン基板を示しており、こ
の第1のシリコン基板81上にはSiO2 膜82を介し
てn型の第2のシリコン基板83が設けられている。
2およびシリコン基板83は、SOI基板を構成してい
る。このSOI基板は、例えば、張り合わせ法やSIM
OX(Separation by IMplanted OXygen)法などの方法
を用いて形成される。
リフト層という)83の表面には、高不純物濃度のp型
アノード層84およびn型カソード層85がそれぞれ選
択的に形成されている。
が形成され、この層間絶縁膜86に形成されたコンタク
トホールを介してアノード電極87、カソード電極88
がそれぞれp型アノード層84、n型カソード層85に
コンタクトしている。
層85との間のn型ドリフト層83の表面にはLOCO
S(LOCal Oxidation of Silicon)膜89が選択的に形
成されており、その分、カソード電極88の引き出し電
極部88a下の絶縁膜が厚くなり、耐圧の改善が図られ
ている。
ードには、以下のような問題があった。すなわち、必要
な耐圧を確保するために、n型ドリフト層83を厚くす
る必要があり、しかもn型ドリフト層83の不純物濃度
は一般に低いので、オン抵抗が高くなる。
圧の印加時に、p型アノード層84側の方がn型カソー
ド層85側よりも電位が低くなる電位勾配が、n型ドリ
フト層83の表面(素子表面)に形成される。このた
め、微細化のために横方向の寸法を小さくすると、上記
電位勾配が大きくなり、素子表面での耐圧が低下する。
加を防止でき、かつ素子表面の横方向寸法の増加させる
ことなく耐圧の劣化を防止できる高耐圧半導体装置の実
現が望まれていた。
OI基板に形成した高耐圧ダイオード(横形高耐圧ダイ
オード)は、耐圧を確保するために高抵抗のn型ドリフ
ト層を厚くする必要があり、オン抵抗が高いという問題
があった。また、微細化のために横方向寸法を小さくす
ると、素子表面での耐圧が低下するという問題があっ
た。
ので、その目的とするところは、耐圧の低下およびオン
抵抗の増加を防止でき、かつ素子表面の横方向寸法の増
加および耐圧の劣化を防止できるSOI基板を用いた高
耐圧半導体装置を提供することにある。
に、本発明に係る高耐圧半導体装置(請求項1)は、絶
縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜
と、前記高抵抗膜上に形成された第1導電型の第1の半
導体層と、前記第1の半導体層の表面に形成された第2
導電型の第2の半導体層と、前記第1の半導体層の表面
に前記第2の半導体層と離れて形成され、前記第1の半
導体層の不純物濃度より高い不純物濃度を有する第1導
電型の第3の半導体層と、前記第2の半導体層と前記第
3の半導体層とで挟まれた領域の前記第1の半導体層の
表面に形成され、前記第2の半導体層より低い不純物濃
度を有する第2導電型のリサーフ層とを具備することを
特徴とする。
(請求項2)は、絶縁膜と、前記絶縁膜上に形成された
半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第
1導電型の第1の半導体層と、前記第1の半導体層の表
面に形成された第2導電型の第2の半導体層と、前記第
1の半導体層の表面に前記第2の半導体層と離れて形成
され、前記第1の半導体層の不純物濃度より高い不純物
濃度を有する第1導電型の第3の半導体層と、前記第2
の半導体層と前記第3の半導体層とで挟まれた領域の前
記第1の半導体層の表面に形成され、前記第2の半導体
層より低い不純物濃度を有する第2導電型のリサーフ層
と、前記第2の半導体層の表面に形成された、前記第1
の半導体層の不純物濃度より高い不純物濃度を有する第
1導電型の第4の半導体層と、前記第4の半導体層と前
記第1の半導体層とで挟まれた領域の前記第2の半導体
層上に、ゲート絶縁膜を介して設けられたゲート電極と
を具備することを特徴とする。
(請求項3)は、絶縁膜と、前記絶縁膜上に形成された
半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第
1導電型の第1の半導体層と、前記第1の半導体層の表
面に形成された第2導電型の第2の半導体層と、前記第
1の半導体層の表面に前記第2の半導体層と離れて形成
され、前記第1の半導体層の不純物濃度より高い不純物
濃度を有する第1導電型の第3の半導体層と、前記第2
の半導体層と前記第3の半導体層とで挟まれた領域の前
記第1の半導体層の表面に形成され、前記第2の半導体
層より低い不純物濃度を有する第2導電型のリサーフ層
と、前記第2の半導体層の表面に形成された、前記第1
の半導体層の不純物濃度より高い不純物濃度を有する第
1導電型の第4の半導体層と、前記第4の半導体層と前
記第1の半導体層とで挟まれた領域の前記第2の半導体
層上に、ゲート絶縁膜を介して設けられたゲート電極
と、前記第1の半導体層の、前記第2および前記第3の
半導体層が形成される領域以外の領域に、トレンチによ
り絶縁分離されて形成された、少なくとも1つの半導体
素子が形成される半導体素子形成領域とを具備すること
を特徴とする。
サーフ層は、前記第2の半導体層側の前記不純物濃度が
前記第3の半導体層側のそれよりも高い濃度勾配を有す
ることを特徴とする(請求項4)。
体層を取り囲むように形成されていることを特徴とする
(請求項5)。また、前記リサーフ層の不純物濃度が、
前記第3の半導体層から前記第2の半導体層に向けて離
れるに従って高くなることを特徴とする(請求項6)。
第3の半導体層に接続され、前記第1の半導体層上の1
方向に延在する引き出し電極を更に有し、前記第2の半
導体層は、開放部を有するごとく前記第3の半導体層を
取り囲み、前記引き出し電極は前記開放部を通って前記
第2の半導体層より遠い位置まで引き出されていること
を特徴とする(請求項7)。
れ、前記第1の半導体層上の1方向に延在する引き出し
電極を更に有し、前記第2の半導体層は、開放部を有す
るごとく前記第3の半導体層を取り囲み、前記引き出し
電極は前記開放部を通って前記第2の半導体層より遠い
位置まで引き出され、前記半導体素子形成領域の前記半
導体素子に接続されるようにしてもよい(請求項8)。
記第1の半導体層上に形成された絶縁膜を更に有し、前
記絶縁膜は前記引き出し電極の少なくとも一部の下が、
その他の部分よりも厚く形成されていることを特徴とす
る(請求項9)。
の底部に半絶縁性の高抵抗膜が設けられているので、第
1の半導体層に印加される電圧を、高抵抗膜に効果的に
分担させることができ、第1の半導体層にかかる電圧を
低くできる。
合には、第1の半導体層の不純物濃度を増加できるの
で、オン抵抗を容易に小さくすることができる。一方、
従来と同程度の厚さで良い場合には、耐圧の向上を図る
ことができる。さらには、第1の半導体層を薄くでき、
かつオン抵抗を小さくすることも可能となる。すなわ
ち、本発明によれば、耐圧の低下およびオン抵抗の増加
を防止できる。
の間にリサーフ層が設けられているので、従来に比べ
て、第2の半導体層と第3の半導体層との間の素子表面
の横方向に形成される電位勾配を小さくできる。
度で良い場合には、素子表面の横方向寸法を小さくでき
る。一方、従来と同程度の横方向寸法で良い場合に、素
子表面の耐圧の向上を図ることができる。すなわち、本
発明によれば、素子表面の横方向寸法の増加および耐圧
の劣化を防止できる。
の実施の形態を説明する。なお、以下の実施の形態で
は、第1導電型をn型、第2導電型をp型としている
が、逆の規定としてもよい。 (第1 の実施形態)図1は、本発明の第1の実施形態に
係る横型高耐圧ダイオードを示す摸式的な平面図であ
る。このダイオードの周辺には、他の半導体素子が形成
できる構造になっているが、他の素子の図示は省略され
ている。また、図2は、図1のX−X線に沿った断面図
である。図1の各構成部は、絶縁膜8,11を省略した
形で表示されている。
板を示しており、この第1のシリコン基板1上にはSi
O2 膜2、SIPOS(Semi-Insulating POlycrystall
ineSilicon )膜3を介してn型の第2のシリコン基板
4が設けられている。
SIPOS膜3およびシリコン基板4は、SOI基板を
構成している。このSOI基板は、例えば、張り合わせ
法やSIMOX法などの方法を用いて形成される。
ば、例えば、接着面が鏡面研磨されたシリコン基板1お
よびシリコン基板4を用意し、かつこれらのシリコン基
板1,4の一方の接着面側にはSiO2 膜2、SIPO
S膜3をあらかじめ形成しておき、研磨面同士を清浄な
雰囲気下で密着させ、所定の熱処理を加えることにより
一体化する。
リフト層という)4の表面には、高不純物濃度のp型ア
ノード層5およびn型カソード層6がそれぞれ選択的に
拡散形成されている。
挟まれた領域の高抵抗半導体層の表面には、p型リサー
フ(Resurf)層7が選択的に拡散形成されている。ここ
で、n型ドリフト層4の不純物濃度は1×1015cm-3
程度、p型リサーフ層7の不純物ドーズ量は1×1012
cm-2程度である。
成され、この層間絶縁膜8に形成されたコンタクトホー
ルを介してアノード電極9、カソード電極10がそれぞ
れp型アノード層5、n型カソード層6にコンタクトし
ている。
S膜11が選択的に形成されており、その分、カソード
電極10の引き出し電極部10a下の絶縁膜が厚くな
り、耐圧の改善が図られる。
部にSIPOS膜3が設けられているので、n型ドリフ
ト層4の印加電圧をSiO2 膜2に効果的に分担させる
ことができ、n型ドリフト層4にかかる電圧を低くでき
る。
て、シリコン基板1を通じての電界をシールドする効果
もある。これにより半導体装置の耐圧が向上する効果も
ある。したがって、従来と同程度の耐圧で良い場合に
は、n型ドリフト層4の不純物濃度を増加できるので、
オン抵抗を容易に小さくできる。また、n型ドリフト層
4を薄くできることから、素子間の分離が容易になる。
一方、従来と同程度の厚さで良い場合には、耐圧の向上
を図ることができる。さらには、n型ドリフト層4を薄
く、かつオン抵抗を小さくすることも可能となる。すな
わち、本実施例によれば、耐圧の低下およびオン抵抗の
増加を防止できる。
5とn型カソード層6とで挟まれた領域のn型ドリフト
層4の表面に設けられたp型リサーフ層7により、従来
に比べて、p型アノード層5とn型カソード層6との間
の素子表面の横方向に形成される電位勾配が小さくな
る。言い換えれば、横方向の電界が従来よりも一様にな
る。
度で良い場合には、素子表面の横方向寸法を小さくでき
る。一方、従来と同程度の横方向寸法で良い場合に、素
子表面の耐圧の向上を図ることができる。すなわち、本
実施例によれば、素子表面の横方向寸法の増加および耐
圧の低下を防止できる。
カソードの引き出し電極10aの下には設けられていな
い。図12に示した従来の構造では、カソード電極に高
電圧が印加された場合、p型アノード層5との交差部A
で耐圧劣化を起こす可能性があるが、本実施例の構造で
は、p型アノード層5がカソードの引き出し電極10a
と交差しないため、耐圧劣化が生じない。したがって、
カソード引き出し電極10aを高電圧回路に接続するこ
とが可能になり、高耐圧パワーICを実現できるように
なる。 (第2の実施形態)図3は、本発明の第2の実施形態に
係る横型高耐圧ダイオードを示す断面図である。なお、
図2と対応する部分には図2と同一符号を付してあり、
詳細な説明は省略する。
は、p型リサーフ層が厚さ方向に段差を有することにあ
る。すなわち、カソード側のp型リサーフ層7K の不純
物濃度は相対的に低く、アノード側のp型リサーフ層7
A の不純物濃度は相対的に高くなっている。言い換えれ
ば、p型リサーフ層は、その不純物濃度が、全体として
は、アノード側に向かって高くなるような濃度勾配を有
している。これにより、素子表面の横方向の寸法が同じ
であれば、第1の実施形態よりも、素子表面の横方向の
電位勾配が小さくなり、素子表面の耐圧がさらに向上す
る。また、同じ耐圧でよければ、さらに寸法を小さくで
きる。
ドの変形例を示す。図3ではp型リサーフ層の不純物濃
度を、n型カソード層6の中心に対して対称としたが、
図4に示すように、p型アノード層が存在する側だけに
濃度勾配を設けても良い。この構造によっても、p型ア
ノード層5とn型カソード層6の間の電位勾配は充分に
低減できる。
さ方向の段差を2段にしたが、p型アノード層5に近い
方を高くしてn 型カソード層6に向けて順次低くなる、
3段以上の多段にしても良い。p型リサーフ層の段差の
段数が多いほど、p型層アノード層5とn型カソード層
6の間の電位勾配をなだらかにする効果はより高くな
る。 (第3の実施形態)図5は、本発明の第3の実施形態に
係る横型高耐圧MOSFETの平面図である。また、図
6は、図5のY−Y線に沿った断面図である。なお、図
5には、トレンチ溝28で分離された高耐圧側回路形成
領域29も示してある。図2と対応する部分には図2と
同一符号を付してある。
層21が選択的に形成され、このp型ベース層21の表
面には、高不純物濃度のn型ソース拡散層22が選択的
に形成されている。また、n型ドリフト層4の表面には
p型ベース層21と離れて高不純物濃度のn型ドレイン
拡散層23が選択的に形成されている。
で挟まれた領域のn型ドリフト層4の表面には、p型リ
サーフ層7が選択的に拡散形成されている。n型ソース
層22とp型ドリフト層4とで挟まれたp型ベース層2
1上には、ゲート絶縁膜24を介してゲート電極25が
配設されている。
成され、この層間絶縁膜8に形成されたコンタクトホー
ルを介してソース電極26、ドレイン電極27がそれぞ
れn型ソース層22、n型ドレイン層23にコンタクト
している。27aは、ドレイン電極引き出し線であり、
高耐圧回路形成領域29の半導体素子に接続される。
効果が得られる。すなわち、絶縁層2の上にSIPOS
層3が設けられているので、MOSFETの耐圧を高く
することができる。また、p型リサーフ層7を設けてい
るので、ドレイン・ソース間の電位勾配を小さくするこ
とができる。p型リサーフ層7は、図7、8に示すよう
に、第2の実施形態と同様な段差を設けても良い。ま
た、n型ソース層22とドレイン電極27の引き出し線
27aが交差していないので、ドレイン電極27に高電
位を与えることができる。さらに、高耐圧MOSFET
と高耐圧回路形成領域29がトレンチ溝によって分離さ
れ、互いに電気的な影響を与えないため、高耐圧パワー
ICが容易に実現できるようになる。
の応用例について、より詳細に説明する。図9は,負荷
36に対してスイッチング素子(IGBT)31が高電
位(VB )側に接続される電力回路における、高電位側
の駆動回路の概略的な回路図である。MOSFET33
は、低電位部のロジック回路(不図示)からの入力信号
(IN)を高電位部34に伝達するレベルシフト用の高
耐圧MOSFETで、本実施形態のMOSFETが使用
される。MOSFET33にロジック回路からローレベ
ルの信号が入力した場合、高電位部34内のインバータ
チェイン37によって, IGBT31のゲートとソース
間を短絡するため、IGBT31はオフしたままであ
る。このとき、IGBT31のソースは、グランドレベ
ルにあるため、数Vのロジック電源VCCから、高耐圧ブ
ートストラップダイオード32を通して、ブートストラ
ップキャパシタCB に電荷が蓄積される。
の場合、バイポーラ素子からなる高電流ミラー回路38
により、IGBT31のゲートに電流が流れてゲート電
圧が上昇し、IGBT31がオンする。このとき、ソー
スの電位は数百Vから数千Vの高電位となり、ブートス
トラップダイオード32に逆バイアスがかかり、ブート
ストラップダイオード32からキャパシタ35に流れ込
んでいた電流は、逆に抵抗30を通じてレベルシフトM
OSFET33に流れ出す。従って、これらの高耐圧素
子を1チップに集積してパワーICを構成する場合は、
他の回路に影響を及ぼさないように、それぞれの素子若
しくは素子領域は、トレンチ溝で絶縁分離されねばなら
ない。
例を示す摸式的な平面図である。高耐圧ブートストラッ
プダイオード32、高耐圧レベルシフトMOSFET3
3、高耐圧回路部34が1チップ上に形成され、これら
の素子はそれぞれトレンチ39で絶縁分離されている。
ブートストラップダイオード32には、第1あるいは第
2の実施形態の高耐圧ダイオードが使用でき、レベルシ
フトMOSFET33には、第3の実施形態の高耐圧M
OSFETが使用できる。このような構成をとること
で、高耐圧ICを容易に実現できる。
ードにおいて、SiO2 膜2の厚さToxを、図示の数値
に変化させた場合の、SIPOS膜有無によるブレーク
ダウン電圧を比較した図である。CASE 1およびC
ASE 2におけるSIPOS膜の厚さは、いずれも
0.8μmである。SIPOS膜を使用すれば、SiO
2 膜の厚さが0.8μmであっても600V程度の耐圧
が得られ、SiO2 膜の厚さを2μmとすると、130
0V程度の耐圧が得られる。
ものではない。例えば、上記実施形態では、SOI基板
を用いた高耐圧半導体装置として、ダイオードとMOS
FETの場合について説明したが、本発明は他の高耐圧
半導体装置、例えば、IGBT(IEGT)にも適用で
きる。
OI基板の半導体層の底部に高抵抗膜を設け、かつSO
I基板の半導体層の表面にリサーフ層を設けることによ
り、耐圧の低下およびオン抵抗の増加を防止でき、かつ
素子表面の横方向寸法の増加および耐圧の劣化を防止で
きる高耐圧半導体装置を実現できるようになる。
オードの平面図。
オードの断面図。
面図。
FETの平面図。
図。
示す断面図。
るパワーICの、高電位側駆動回路の一例を示す回路
図。
図。
膜の効果を示す特性図。
層) 23…n型ドレイン拡散層 24…ゲート絶縁膜 25…ゲート電極 26…ソース電極 27…ドレイン電極 28…トレンチ溝 29…高耐圧回路形成領域
Claims (9)
- 【請求項1】 絶縁膜と、 前記絶縁膜上に形成された半絶縁性の高抵抗膜と、 前記高抵抗膜上に形成された第1導電型の第1の半導体
層と、 前記第1の半導体層の表面に形成された第2導電型の第
2の半導体層と、 前記第1の半導体層の表面に前記第2の半導体層と離れ
て形成され、前記第1の半導体層の不純物濃度より高い
不純物濃度を有する第1導電型の第3の半導体層と、 前記第2の半導体層と前記第3の半導体層とで挟まれた
領域の前記第1の半導体層の表面に形成され、前記第2
の半導体層より低い不純物濃度を有する第2導電型のリ
サーフ層と、 を具備することを特徴とする高耐圧半導体装置。 - 【請求項2】 絶縁膜と、 前記絶縁膜上に形成された半絶縁性の高抵抗膜と、 前記高抵抗膜上に形成された第1導電型の第1の半導体
層と、 前記第1の半導体層の表面に形成された第2導電型の第
2の半導体層と、 前記第1の半導体層の表面に前記第2の半導体層と離れ
て形成され、前記第1の半導体層の不純物濃度より高い
不純物濃度を有する第1導電型の第3の半導体層と、 前記第2の半導体層と前記第3の半導体層とで挟まれた
領域の前記第1の半導体層の表面に形成され、前記第2
の半導体層より低い不純物濃度を有する第2導電型のリ
サーフ層と、 前記第2の半導体層の表面に形成された、前記第1の半
導体層の不純物濃度より高い不純物濃度を有する第1導
電型の第4の半導体層と、 前記第4の半導体層と前記第1の半導体層とで挟まれた
領域の前記第2の半導体層上に、ゲート絶縁膜を介して
設けられたゲート電極と、を具備することを特徴とする
高耐圧半導体装置。 - 【請求項3】 絶縁膜と、 前記絶縁膜上に形成された半絶縁性の高抵抗膜と、 前記高抵抗膜上に形成された第1導電型の第1の半導体
層と、 前記第1の半導体層の表面に形成された第2導電型の第
2の半導体層と、 前記第1の半導体層の表面に前記第2の半導体層と離れ
て選択的に形成され、 前記第1の半導体層の不純物濃度より高い不純物濃度を
有する第1導電型の第3の半導体層と、 前記第2の半導体層と前記第3の半導体層とで挟まれた
領域の前記第1の半導体層の表面に形成され、前記第2
の半導体層より低い不純物濃度を有する第2導電型のリ
サーフ層と、 前記第2の半導体層の表面に形成された、前記第1の半
導体層の不純物濃度より高い不純物濃度を有する第1導
電型の第4の半導体層と、 前記第4の半導体層と前記第1の半導体層とで挟まれた
領域の前記第2の半導体層上に、ゲート絶縁膜を介して
設けられたゲート電極と、 前記第1の半導体層の、前記第2および前記第3の半導
体層が形成される領域以外の領域に、トレンチにより絶
縁分離されて形成された、少なくとも1つの半導体素子
が形成される半導体素子形成領域と、を具備することを
特徴とする高耐圧半導体装置。 - 【請求項4】 前記リサーフ層は、前記第2の半導体層
側の前記不純物濃度が前記第3の半導体層側のそれより
も高い濃度勾配を有することを特徴とする請求項1、
2,3のいずれかに記載の高耐圧半導体装置。 - 【請求項5】 前記リサーフ層が、前記第3の半導体層
を取り囲むように形成されていることを特徴とする請求
項1、2,3のいずれかに記載の高耐圧半導体装置。 - 【請求項6】 前記リサーフ層の不純物濃度が、前記第
3の半導体層から前記第2の半導体層に向けて離れるに
従って高くなることを特徴とする請求項5に記載の高耐
圧半導体装置。 - 【請求項7】 前記第3の半導体層に接続され、前記第
1の半導体層上の1方向に延在する引き出し電極を更に
有し、 前記第2の半導体層は、開放部を有するごとく前記第3
の半導体層を取り囲み、前記引き出し電極は前記開放部
を通って前記第2の半導体層より遠い位置まで引き出さ
れていることを特徴とする請求項1、2,3のいずれか
に記載の高耐圧半導体装置。 - 【請求項8】 前記第3の半導体層に接続され、前記第
1の半導体層上の1方向に延在する引き出し電極を更に
有し、 前記第2の半導体層は、開放部を有するごとく前記第3
の半導体層を取り囲み、前記引き出し電極は前記開放部
を通って前記第2の半導体層より遠い位置まで引き出さ
れ、前記半導体素子形成領域の前記半導体素子に接続さ
れることを特徴とする請求項3に記載の高耐圧半導体装
置。 - 【請求項9】 前記第1の半導体層上に形成された絶縁
膜を更に有し、前記絶縁膜は前記引き出し電極の少なく
とも一部の下が、その他の部分よりも厚く形成されてい
ることを特徴とする請求項1、2,3のいずれかに記載
の高耐圧半導体装置。
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