JPH06130135A - Scan path test system semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To perform test quickly by building a parallel/serial converter for test pattern data and a serail/parallel converter for output data in a semiconductor integrated circuit thereby reducing the number of test patterns to be inputted externally. CONSTITUTION:When flip-flops F1, F2...F5 are tested, test patterns are inputted in parallel format through test data input terminals Tin1-Tin4. When test patterns of 0100 are inputted through the input terminals Tin1-Tin4, for example, these 4 bit data are inputted externally in parallel into a parallel/serial converter 20 in a semiconductor integrated circuit. The test patterns are outputted, during four subsequent clock cycle, in serial format from the converter 20 to a main circuit section 10 in order to test flip-flops F1, F2...F5 incorporated therein.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、スキャンパス方式のテ
スト回路を有する半導体集積回路に係り、特に、外部よ
り複数のテストデータ入力を必要とする半導体集積回路
に用いるのに好適な、外部から入力されるテストパター
ン数を削減することが可能なスキャンパステスト方式の
半導体集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having a scan path type test circuit, and more particularly, it is suitable for use in a semiconductor integrated circuit which requires a plurality of test data inputs from the outside. The present invention relates to a scan path test type semiconductor integrated circuit capable of reducing the number of input test patterns.

【０００２】[0002]

【従来の技術】従来から、半導体集積回路のテストを容
易化するために、スキャンパス方式と呼ばれる方式がよ
く用いられている。これは、回路の中の全てのフリップ
フロップを、テスト時に通常の回路接続から切り離し
て、１つの長大なシフトレジスタに切替えるもので、こ
の方法によれば、全てのフリップフロップが１つのシフ
トレジスタになっているため、そのシフトレジスタにシ
リアルなテストパターンを入力すれば、極めて短いパタ
ーンでテストを完了することができる。2. Description of the Related Art Conventionally, a method called a scan path method has been often used in order to facilitate a test of a semiconductor integrated circuit. In this method, all flip-flops in the circuit are switched to one long shift register by disconnecting them from the normal circuit connection at the time of test. According to this method, all flip-flops are changed to one shift register. Therefore, if a serial test pattern is input to the shift register, the test can be completed with an extremely short pattern.

【０００３】一般に、論理回路は、フリップフロップや
カウンタなどの順序回路と、ゲートなどの組合せ回路に
分けることができる。スキャンパステスト法では、回路
をこの２つに分けてテストする。Generally, logic circuits can be divided into sequential circuits such as flip-flops and counters, and combinational circuits such as gates. In the scan path test method, the circuit is divided into two parts for testing.

【０００４】ゲートを使用した組合せ回路は、入力が決
まれば出力が直ちに決まる。このときの出力は、ゲート
の組合せ方によって決まり、論理式で表わすことができ
る。従って、組合せ回路は、この論理式を使って簡単に
テストすることができる。In the combinational circuit using the gate, the output is immediately determined when the input is determined. The output at this time is determined by the combination of gates and can be expressed by a logical expression. Therefore, the combinational circuit can be easily tested using this formula.

【０００５】一方、フリップフロップなどを使用した順
序回路は、フリップフロップ同士、あるいはフリップフ
ロップと組合せ回路が複雑に繋がっているため、出力の
状態を単純な論理式で表わすことができず、テストが非
常に困難である。On the other hand, in a sequential circuit using flip-flops or the like, the output states cannot be expressed by a simple logical expression because the flip-flops or the flip-flops and the combinational circuit are connected in a complicated manner, so that the test can be performed. Very difficult.

【０００６】そこで、スキャンパステスト法では、回路
中の全てのフリップフロップの入力部分にセレクタを追
加して、このセレクタを「通常モード」と「テストモー
ド」に切替えることによってテストを行う。通常は、こ
のセレクタを通常モードにしておき、テスト時にはテス
トモードに切替えて、全てのフリップフロップを１つの
シフトレジスタにする。このように、セレクタの切替え
によって、図１に示す如く、主回路１０を、組合せ回路
１２と、全てのフリップフロップ（図ではＦ１、Ｆ２・
・・Ｆs ）が接続されてなる１つのシフトレジスタに分
割することができる。Therefore, in the scan path test method, a test is performed by adding a selector to the input parts of all the flip-flops in the circuit and switching the selector between the "normal mode" and the "test mode". Normally, this selector is set in the normal mode, and is switched to the test mode during the test so that all the flip-flops become one shift register. In this way, by switching the selector, as shown in FIG. 1, the main circuit 10, the combinational circuit 12, and all the flip-flops (F1, F2.
..Fs) can be divided into one shift register connected.

【０００７】ここで、端子Ｘ１〜Ｘn-1 は通常の入力端
子、Ｘn はテスト時にのみ使用されるテスト用入力端
子、Ｚ１〜Ｚm-1 は通常の出力端子、Ｚm はテスト時に
のみ使用されるテスト用出力端子、Ｔはテストモード時
に１とされるモード切替端子、１４はマルチプレクサ
（ＭＵＸ）である。Here, the terminals X1 to Xn-1 are normal input terminals, Xn is a test input terminal used only during testing, Z1 to Zm-1 are normal output terminals, and Zm is used only during testing. A test output terminal, T is a mode switching terminal set to 1 in the test mode, and 14 is a multiplexer (MUX).

【０００８】主回路１０中の代表的双安定素子であるフ
リップフロップ（以下ＦＦと略す）Ｆ１〜Ｆs におい
て、通常動作時は、データＷ１−Ｗs が、組合せ回路１
２より与えられ、出力Ｙ１〜Ｙs が再び組合せ回路１２
に与えられる。In the flip-flops (hereinafter abbreviated as FF) F1 to Fs, which are typical bistable elements in the main circuit 10, the data W1 to Ws are the combination circuit 1 during normal operation.
2 and outputs Y1 to Ys are again output from the combination circuit 12
Given to.

【０００９】一方、テストモードにおいては、主回路１
０中のＦＦが相互に接続されてスキャンパス回路が形成
され、シフトレジスタ構造となっているため、次のよう
にして回路をテストすることができる。On the other hand, in the test mode, the main circuit 1
Since the FFs in 0 are connected to each other to form the scan path circuit and have the shift register structure, the circuit can be tested as follows.

【００１０】具体的には、まず、組合せ回路１２をテス
トするために、モード切替端子Ｔの入力を「１」（テス
トモード）に設定し、テストパターンのＹi （i ＝１〜
s ）値を、テスト用入力端子Ｘn からシリアル形式で順
次入力して、組合せ回路１２にテストパターンを設定す
る。次いで、モード切替端子Ｔを「０」にして、テスト
用通常動作モードとし、回路が安定した後、出力Ｚ１〜
Ｚm をチェックする。Specifically, first, in order to test the combinational circuit 12, the input of the mode switching terminal T is set to "1" (test mode), and Yi (i = 1 to 1) of the test pattern is set.
s) values are sequentially input in serial form from the test input terminal Xn to set a test pattern in the combinational circuit 12. Then, the mode switching terminal T is set to "0" to set the test normal operation mode, and after the circuit is stabilized, the outputs Z1 to
Check Zm.

【００１１】次いで、クロック端子ＣＫにクロック信号
を与えた後、モード切替端子Ｔを再び「１」としてテス
トモードに戻し、テスト用出力端子Ｚm から、フリップ
フロップＦ１〜Ｆs の内容を、順次読み出す。Next, after applying a clock signal to the clock terminal CK, the mode switching terminal T is set to "1" again to return to the test mode, and the contents of the flip-flops F1 to Fs are sequentially read from the test output terminal Zm.

【００１２】同様の動作を繰り返すことによって、組合
せ回路１２の動作をテストできる。The operation of the combinational circuit 12 can be tested by repeating the same operation.

【００１３】次に、フリップフロップＦ１〜Ｆs をテス
トするため、テスト用入力端子Ｘnからシリアルなテス
トパターンを順次入力し、テスト用出力端子Ｚm の出力
をチェックする。Next, in order to test the flip-flops F1 to Fs, serial test patterns are sequentially input from the test input terminal Xn and the output of the test output terminal Zm is checked.

【００１４】ここで、各フリップフロップは、図２に示
す如く、クロック信号ＣＫの立上りでテスト用入力端子
Ｘn から入力されたデータＸn を取り込み、出力Ｑに出
力を発生する。As shown in FIG. 2, each flip-flop takes in the data Xn input from the test input terminal Xn at the rising edge of the clock signal CK and generates an output at the output Q.

【００１５】前記テスト用出力端子Ｚm から、入力した
データと同じ出力が得られれば、各フリップフロップＦ
１〜Ｆs の動作は正常と判断できる。If the same output as the input data is obtained from the test output terminal Zm, each flip-flop F
It can be determined that the operations of 1 to Fs are normal.

【００１６】[0016]

【発明が解決しようとする課題】このようなスキャンパ
ス方式によれば、全てのフリップフロップが１つのシフ
トレジスタになっているため、短いテストパターンでテ
ストを完了することができる。According to such a scan path method, since all the flip-flops are one shift register, the test can be completed with a short test pattern.

【００１７】しかしながら、通常の回路には、非常に多
くのフリップフロップが存在し、これらフリップフロッ
プをテストするためには、長大なテストパターンを必要
とする。従って、それに対応する試験装置が高価になる
と共に、スキャン装置内にテストパターンを格納するの
に時間がかかるという問題点を有していた。However, a normal circuit has a large number of flip-flops, and a long test pattern is required to test these flip-flops. Therefore, there is a problem that the test apparatus corresponding thereto becomes expensive and it takes time to store the test pattern in the scanning apparatus.

【００１８】本発明は、前記従来の問題点を解消するべ
く成されたもので、外部から入力するテストパターン数
を大幅に削減して、迅速にテストを行うことが可能なス
キャンパステスト方式の半導体集積回路を提供すること
を目的とする。The present invention has been made in order to solve the above-mentioned conventional problems, and it is a scan path test method capable of rapidly performing a test by significantly reducing the number of test patterns input from the outside. It is an object to provide a semiconductor integrated circuit.

【００１９】[0019]

【課題を解決するための手段】本発明は、スキャンパス
方式のテスト回路を有する半導体集積回路において、外
部からテストパターンデータがパラレルに入力される、
複数のテストデータ入力端子と、該テストデータ入力端
子に入力されたテストパターンデータをシリアル形式に
変換するパラレル−シリアル変換器と、該パラレル−シ
リアル変換器を介してテストデータが入力される、スキ
ャンパス方式のテスト回路を形成可能な主回路と、該テ
スト回路からの出力データをパラレル形式に変換するシ
リアル−パラレル変換器と、該シリアル−パラレル変換
器の出力をパラレル形式で外部に出力するための、複数
のテストデータ出力端子とを備えることにより、前記目
的を達成したものである。According to the present invention, in a semiconductor integrated circuit having a scan path type test circuit, test pattern data is externally input in parallel.
A plurality of test data input terminals, a parallel-serial converter for converting the test pattern data input to the test data input terminals into a serial format, and test data input via the parallel-serial converter. To output a main circuit capable of forming a campus test circuit, a serial-parallel converter for converting output data from the test circuit into a parallel format, and an output of the serial-parallel converter in a parallel format to the outside. The above object is achieved by providing a plurality of test data output terminals.

【００２０】[0020]

【作用】本発明においては、半導体集積回路内に、テス
トデータ入力端子にパラレル形式で入力されたテストパ
ターンデータを、主回路のテストに適したシリアル形式
に変換するパラレル−シリアル変換器と、テスト回路か
ら出力されるシリアル形式の出力データをパラレル形式
に変換するシリアル−パラレル変換器を内蔵したので、
テストパターンをパラレル形式でまとめて入力すること
ができ、テストパターン数を大幅に削減することができ
る。又、テスト結果が、パラレル形式でまとめて出力さ
れるので、テスト結果を迅速にチェックすることができ
る。According to the present invention, in the semiconductor integrated circuit, the parallel-serial converter for converting the test pattern data input in the parallel form into the test data input terminal into the serial form suitable for the test of the main circuit, and the test Since it has a built-in serial-parallel converter that converts the serial format output data output from the circuit to parallel format,
The test patterns can be input in a batch in parallel format, and the number of test patterns can be significantly reduced. Moreover, since the test results are collectively output in the parallel format, the test results can be checked quickly.

【００２１】[0021]

【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【００２２】本実施例は、図３に示す如く、従来と同様
の、組合せ回路１２、フリップフロップＦ１、Ｆ２・・
・Ｆs 、マルチプレクサ１４を含み、モード切替端子Ｔ
に入力される信号によってテスト回路を形成可能な主回
路１０を備えた半導体集積回路において、更に、外部か
らテストパターンデータをパラレルに入力するための、
複数（図では４個）のテストデータ入力端子Ｔin１〜Ｔ
in４と、該テストデータ入力端子Ｔin１〜Ｔin４に入力
されたテストパターンデータ（例えば０１００）を、従
来と同様のシリアル形式のテスト信号Ｘn に変換して、
前記主回路１０に入力するパラレル−シリアル変換器２
０と、前記主回路１０のマルチプレクサ１４から出力さ
れるテスト結果出力信号Ｚn を、パラレル形式に変換す
るシリアル−パラレル変換器２２と、該シリアル−パラ
レル変換器２２の出力をパラレル形式で外部に出力する
ための、例えば４個のテストデータ出力端子Ｔout １〜
Ｔout ４とを備えたものである。In this embodiment, as shown in FIG. 3, the combinational circuit 12, flip-flops F1, F2, ...
.Fs, including multiplexer 14, mode switching terminal T
In the semiconductor integrated circuit including the main circuit 10 capable of forming the test circuit by the signal input to the
Multiple (4 in the figure) test data input terminals Tin1 to T
in4 and the test pattern data (for example, 0100) input to the test data input terminals Tin1 to Tin4 are converted into a serial format test signal Xn similar to the conventional one,
Parallel-serial converter 2 input to the main circuit 10
0, a serial-parallel converter 22 for converting the test result output signal Zn output from the multiplexer 14 of the main circuit 10 into a parallel format, and the output of the serial-parallel converter 22 is output to the outside in a parallel format. For example, four test data output terminals Tout 1 to
Tout 4 and.

【００２３】前記パラレル−シリアル変換器２０は、例
えば図４に示す如く構成される。又、前記シリアル−パ
ラレル変換器２２は、例えば図５に示す如く構成され
る。The parallel-serial converter 20 is constructed, for example, as shown in FIG. The serial-parallel converter 22 is constructed as shown in FIG. 5, for example.

【００２４】以下、実施例の作用を説明する。The operation of the embodiment will be described below.

【００２５】フリップフロップのテストに際して、本実
施例では、テストデータ入力端子Ｔin１〜Ｔin４から、
パラレル形式でテストパターンを入力する。例えば、テ
ストデータ入力端子Ｔin１〜Ｔin４から入力されるテス
トパターンが０１００であったとすると、これら４ビッ
トのデータは、パラレルに外部より入力され、半導体集
積回路内のパラレル−シリアル変換器２０に入る。前記
テストパターンは、パラレル−シリアル変換器２０にお
いて、続く４クロックサイクルで順次シリアルに０、
１、０、０と出力され、従来のテスト用入力端子Ｘn に
入力されていたテスト用入力信号と同じシリアル形式と
なって、主回路部１０に入力される。In testing the flip-flop, in this embodiment, from the test data input terminals Tin1 to Tin4,
Enter the test pattern in parallel format. For example, if the test pattern input from the test data input terminals Tin1 to Tin4 is 0100, these 4-bit data are externally input in parallel and enter the parallel-serial converter 20 in the semiconductor integrated circuit. In the parallel-to-serial converter 20, the test pattern is serially 0, serially in the following 4 clock cycles.
1, 0, 0 are output and are input to the main circuit unit 10 in the same serial format as the test input signal input to the conventional test input terminal Xn.

【００２６】主回路１０は、図１に示したものと同じで
あるので、従来例と同様にして、主回路１０内のフリッ
プフロップＦ１〜Ｆs をテストすることができる。Since the main circuit 10 is the same as that shown in FIG. 1, the flip-flops F1 to Fs in the main circuit 10 can be tested in the same manner as the conventional example.

【００２７】従来と同様にシリアル形式で出力されるテ
スト結果出力信号Ｚm は、シリアル−パラレル変換器２
２に入力され、テストデータ入力時と逆に、シリアルデ
ータがパラレルデータに変換された後、テストデータ出
力端子Ｔout １〜Ｔout ４を通じて、外部に出力され
る。The test result output signal Zm output in the serial format as in the conventional case is the serial-parallel converter 2.
2, the serial data is converted into parallel data, which is the reverse of the test data input, and then is output to the outside through the test data output terminals Tout 1 to Tout 4.

【００２８】[0028]

【発明の効果】本発明によれば、半導体集積回路内部に
パラレル−シリアル変換器とシリアル−パラレル変換器
を内蔵したので、外部から入力するテストパターン数を
大幅に削減して、テスト時の工数を削減することができ
る。例えば、テストデータ入力端子及びテストデータ出
力端子の数がn である場合、従来は、n 個のパターンを
各１つのテスト用入力端子Ｘn 及びテスト用出力端子Ｚ
m から入出力する必要があったのに対し、本発明によれ
ば、n 個のパターンを同時にテストデータ入力端子及び
テストデータ出力端子からまとめて入出力可能となり、
従来はテスト用入力端子Ｘn 及びテスト用出力端子Ｚm
からいちいち入出力していたデータの数が、１／n とな
るため、少ないテスト端子数でも十分な効果が期待でき
る。又、テストすべきフリップフロップの数が多いとき
は、テストデータ入力端子及びテストデータ出力端子の
数毎にパターンを分けて入力することもできる。According to the present invention, since the parallel-serial converter and the serial-parallel converter are built in the semiconductor integrated circuit, the number of test patterns input from the outside can be significantly reduced, and the number of man-hours at the time of testing can be reduced. Can be reduced. For example, when the number of test data input terminals and test data output terminals is n, conventionally, n patterns are provided for each one test input terminal Xn and test output terminal Z.
While it was necessary to input / output from m, according to the present invention, it becomes possible to input / output n patterns simultaneously from the test data input terminal and the test data output terminal,
Conventionally, test input terminal Xn and test output terminal Zm
Since the number of input / output data is 1 / n, a sufficient effect can be expected even with a small number of test terminals. Further, when the number of flip-flops to be tested is large, it is possible to input by dividing the pattern by the number of test data input terminals and test data output terminals.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来のスキャンパステスト方式の半導体集積回
路の主回路の構成を示すブロック線図FIG. 1 is a block diagram showing a configuration of a main circuit of a conventional semiconductor integrated circuit of a scan path test system.

【図２】前記従来例におけるクロック信号ＣＫと、テス
ト用入力信号Ｘn と、フリップフロップ出力Ｑのタイミ
ングの例を示すタイミングチャートFIG. 2 is a timing chart showing an example of timings of a clock signal CK, a test input signal Xn, and a flip-flop output Q in the conventional example.

【図３】本発明に係る半導体集積回路の実施例の構成を
示すブロック線図FIG. 3 is a block diagram showing a configuration of an embodiment of a semiconductor integrated circuit according to the present invention.

【図４】前記実施例で用いられているパラレル−シリア
ル変換器の構成例を示す回路図FIG. 4 is a circuit diagram showing a configuration example of a parallel-serial converter used in the above embodiment.

【図５】同じくシリアル−パラレル変換器の構成例を示
す回路図FIG. 5 is a circuit diagram showing a configuration example of a serial-parallel converter.

【符号の説明】[Explanation of symbols]

１０…主回路 １２…組合せ回路 Ｆ１・・・Ｆs …フリップフロップ（ＦＦ） Ｘ１〜Ｘn-1 …入力端子 Ｚ１〜Ｚm-1 …出力端子 Ｔ…モード切替端子 １４…マルチプレクサ（ＭＵＸ） Ｔin１〜Ｔin４…テストデータ入力端子 ２０…パラレル−シリアル変換器 Ｘn …テスト用入力信号 Ｚm …テスト結果出力信号 ２２…シリアル−パラレル変換器 Ｔout １〜Ｔout ４…テストデータ出力端子 10 ... Main circuit 12 ... Combination circuit F1 ... Fs ... Flip-flop (FF) X1-Xn-1 ... Input terminal Z1-Zm-1 ... Output terminal T ... Mode switching terminal 14 ... Multiplexer (MUX) Tin1-Tin4 ... Test data input terminal 20 ... Parallel-serial converter Xn ... Test input signal Zm ... Test result output signal 22 ... Serial-parallel converter Tout 1 to Tout 4 ... Test data output terminal

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】スキャンパス方式のテスト回路を有する半
導体集積回路において、 外部からテストパターンデータがパラレルに入力され
る、複数のテストデータ入力端子と、 該テストデータ入力端子に入力されたテストパターンデ
ータをシリアル形式に変換するパラレル−シリアル変換
器と、 該パラレル−シリアル変換器を介してテストデータが入
力される、スキャンパス方式のテスト回路を形成可能な
主回路と、 該テスト回路からの出力データをパラレル形式に変換す
るシリアル−パラレル変換器と、 該シリアル−パラレル変換器の出力をパラレル形式で外
部に出力するための、複数のテストデータ出力端子と、 を備えたことを特徴とするスキャンパステスト方式の半
導体集積回路。1. A semiconductor integrated circuit having a scan path test circuit, wherein a plurality of test data input terminals to which test pattern data is externally input in parallel, and test pattern data input to the test data input terminals are provided. Parallel-serial converter for converting the data into a serial format, a main circuit capable of forming a scan path test circuit, into which test data is input via the parallel-serial converter, and output data from the test circuit To a parallel format, and a plurality of test data output terminals for outputting the output of the serial-parallel converter in a parallel format to the outside, a scan path comprising: Test type semiconductor integrated circuit.