JP2937363B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2937363B2 JP2937363B2 JP1254497A JP25449789A JP2937363B2 JP 2937363 B2 JP2937363 B2 JP 2937363B2 JP 1254497 A JP1254497 A JP 1254497A JP 25449789 A JP25449789 A JP 25449789A JP 2937363 B2 JP2937363 B2 JP 2937363B2
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- memory cell
- peripheral circuit
- cell array
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に基板電圧発生
回路を備えた半導体記憶装置に適用して有効な技術に関
するものである。
回路を備えた半導体記憶装置に適用して有効な技術に関
するものである。
1Mや4M［bit］の記憶容量のDRAMを有する半導体記憶
装置においては、半導体基板の上下端部に複数個の外部
端子（ボンディングパッド）を配置し、このボンディン
グパッド間の領域に、メモリセルアレイ部、直接周辺回
路、間接周辺回路、基板電圧発生回路の夫々を配置して
いる。
装置においては、半導体基板の上下端部に複数個の外部
端子（ボンディングパッド）を配置し、このボンディン
グパッド間の領域に、メモリセルアレイ部、直接周辺回
路、間接周辺回路、基板電圧発生回路の夫々を配置して
いる。
前記メモリセルアレイ部は、前記半導体基板の前記上
下ボンディングパッド間の中央部に配置され、前記半導
体基板表面の大部分の面積を占めている。このメモリセ
ルアレイ部は、例えば上側に２個、下側に２個、合計４
個に分割され、情報のアクセススピードを高めている。
分割された夫々のメモリセルアレイ部には、１［bit］
の情報を記憶するメモリセルが行列状に複数配置されて
いる。このメモリセルは、メモリセル選択用MOSFETと、
このメモリセル選択用MOSFETと直列に接続された情報蓄
積用容量素子（キャパシタ）から構成されている。
下ボンディングパッド間の中央部に配置され、前記半導
体基板表面の大部分の面積を占めている。このメモリセ
ルアレイ部は、例えば上側に２個、下側に２個、合計４
個に分割され、情報のアクセススピードを高めている。
分割された夫々のメモリセルアレイ部には、１［bit］
の情報を記憶するメモリセルが行列状に複数配置されて
いる。このメモリセルは、メモリセル選択用MOSFETと、
このメモリセル選択用MOSFETと直列に接続された情報蓄
積用容量素子（キャパシタ）から構成されている。
前記分割された上側２個のメモリセルアレイ部間、下
側２個のメモリセルアレイ部間の夫々には、相補性デー
タ線を駆動するＹデコーダ回路が配置されている。ま
た、上側のメモリセルアレイ部と下側のメモリセルアレ
イ部との間には、ワード線を駆動するＸデコーダ回路や
ワードドライバ回路が配置されている。これらＹデコー
ダ回路、Ｘデコーダ回路等は、メモリセルアレイ部を直
接駆動する直接周辺回路を構成する。
側２個のメモリセルアレイ部間の夫々には、相補性デー
タ線を駆動するＹデコーダ回路が配置されている。ま
た、上側のメモリセルアレイ部と下側のメモリセルアレ
イ部との間には、ワード線を駆動するＸデコーダ回路や
ワードドライバ回路が配置されている。これらＹデコー
ダ回路、Ｘデコーダ回路等は、メモリセルアレイ部を直
接駆動する直接周辺回路を構成する。
上側のメモリセルアレイ部と上端部に配置されたボン
ディングパッドとの間には、RAS系回路、CAS系回路等、
クロック系回路が配置されている。下側のメモリセルア
レイ部と下端側のボンディングパッドとの間には、Ｘア
ドレスバッファ回路、Ｙアドレスバッファ回路等、アド
レス系回路が配置されている。これらクロック系回路、
アドレス系回路は、前記直接周辺回路を制御する間接周
辺回路を構成する。
ディングパッドとの間には、RAS系回路、CAS系回路等、
クロック系回路が配置されている。下側のメモリセルア
レイ部と下端側のボンディングパッドとの間には、Ｘア
ドレスバッファ回路、Ｙアドレスバッファ回路等、アド
レス系回路が配置されている。これらクロック系回路、
アドレス系回路は、前記直接周辺回路を制御する間接周
辺回路を構成する。
前記間接周辺回路のうち、アドレス系回路が配置され
た下側の間接周辺回路と下端のボンディングパッドとの
間の領域には、基板電圧発生回路が配置されている。こ
の基板電圧発生回路は、MOSFETのソース、ドレイン領域
に付加される寄生容量を低減するなどの目的で、前記半
導体基板を回路の設置電位よりも低い、例えば−2.5乃
至−3.5［Ｖ］の電位にする。この基板電圧発生回路
は、その動作により少数キャリヤを発生する。この少数
キャリヤは、前記メモリセルを構成するキャパシタに侵
入し、このキャパシタに蓄積されている情報としての電
荷量を変動させ、この変動された電荷量に基づきリフレ
ッシュ動作が行なわれるので、リフレッシュ不良を誘発
する。そこで、前述したように、この基板電圧発生回路
を前記下端側のボンディングパッドの近傍に配置し、こ
の基板電圧発生回路と前記メモリセルアレイ部との間に
間接周辺回路を配置し、両者間の離隔距離を増加するこ
とにより、前記間接周辺回路を構成するMOSFETのソー
ス、ドレイン等の拡散層で少数キャリヤを吸収できる確
率を高め、前述のリフレッシュ不良の発生を低減してい
る。
た下側の間接周辺回路と下端のボンディングパッドとの
間の領域には、基板電圧発生回路が配置されている。こ
の基板電圧発生回路は、MOSFETのソース、ドレイン領域
に付加される寄生容量を低減するなどの目的で、前記半
導体基板を回路の設置電位よりも低い、例えば−2.5乃
至−3.5［Ｖ］の電位にする。この基板電圧発生回路
は、その動作により少数キャリヤを発生する。この少数
キャリヤは、前記メモリセルを構成するキャパシタに侵
入し、このキャパシタに蓄積されている情報としての電
荷量を変動させ、この変動された電荷量に基づきリフレ
ッシュ動作が行なわれるので、リフレッシュ不良を誘発
する。そこで、前述したように、この基板電圧発生回路
を前記下端側のボンディングパッドの近傍に配置し、こ
の基板電圧発生回路と前記メモリセルアレイ部との間に
間接周辺回路を配置し、両者間の離隔距離を増加するこ
とにより、前記間接周辺回路を構成するMOSFETのソー
ス、ドレイン等の拡散層で少数キャリヤを吸収できる確
率を高め、前述のリフレッシュ不良の発生を低減してい
る。
一方、記憶容量の増加が進み、16M［bit］の記憶容量
のDRAMを有する半導体記憶装置が開発されている。この
半導体記憶装置は、樹脂封止型パッケージに搭載される
が、この樹脂封止型パッケージのサイズの増加量に対し
て、半導体基板のサイズの増加量が大きく、樹脂封止型
パッケージ内でのリードの引き回しが難しくなる。この
ため、この半導体記憶装置は、LOC（Ｌead Ｏn Ｃhip）
構造の樹脂封止型パッケージに搭載される。このLOC構
造の樹脂封止型パッケージに前記半導体記憶装置を搭載
した場合、半導体記憶装置の表面上にリードが引き回さ
れるので、ボンディングパッドは、1Mや4M［bit］の半
導体記憶装置のレイアウトとは異なり、半導体基板の中
央部に配置される。メモリセルアレイ部は、このボンデ
ィングパッドを中心に上下にまたは左右に分割される。
直接周辺回路は、前記ボンディングパッドと前記メモリ
セルアレイ部との間の領域に、前記メモリセルアレイ部
の夫々に沿って配置される。前記ボンディングパッドと
前記直接周辺回路のうちの一方との間の領域には、前記
直接周辺回路側から、前記基板電圧発生回路、前記間接
周辺回路の夫々が順次配置されている。
のDRAMを有する半導体記憶装置が開発されている。この
半導体記憶装置は、樹脂封止型パッケージに搭載される
が、この樹脂封止型パッケージのサイズの増加量に対し
て、半導体基板のサイズの増加量が大きく、樹脂封止型
パッケージ内でのリードの引き回しが難しくなる。この
ため、この半導体記憶装置は、LOC（Ｌead Ｏn Ｃhip）
構造の樹脂封止型パッケージに搭載される。このLOC構
造の樹脂封止型パッケージに前記半導体記憶装置を搭載
した場合、半導体記憶装置の表面上にリードが引き回さ
れるので、ボンディングパッドは、1Mや4M［bit］の半
導体記憶装置のレイアウトとは異なり、半導体基板の中
央部に配置される。メモリセルアレイ部は、このボンデ
ィングパッドを中心に上下にまたは左右に分割される。
直接周辺回路は、前記ボンディングパッドと前記メモリ
セルアレイ部との間の領域に、前記メモリセルアレイ部
の夫々に沿って配置される。前記ボンディングパッドと
前記直接周辺回路のうちの一方との間の領域には、前記
直接周辺回路側から、前記基板電圧発生回路、前記間接
周辺回路の夫々が順次配置されている。
なお、この種のDRAMについては、例えば特開平１−16
1859号公報に記載されている。
1859号公報に記載されている。
しかしながら、本発明者は、前記従来技術を検討した
結果、以下のような問題点を見出した。
結果、以下のような問題点を見出した。
前述の16M［bit］の大容量を有するDRAMにおいては、
以下に述べるような理由から、前記直接周辺回路、間接
周辺回路、ボンディングパッド、基板電圧発生回路の夫
々を配置している。
以下に述べるような理由から、前記直接周辺回路、間接
周辺回路、ボンディングパッド、基板電圧発生回路の夫
々を配置している。
前記直接周辺回路は、この直接周辺回路と前記メモリ
セルアレイ部との間の配線長を短くし、半導体記憶装置
の動作速度の高速化を図るために、前記メモリセルアレ
イ部に沿って配置されている。
セルアレイ部との間の配線長を短くし、半導体記憶装置
の動作速度の高速化を図るために、前記メモリセルアレ
イ部に沿って配置されている。
ボンディングパッドは、大容量化に伴うアドレス信号
数の増加に基づき、複数列例えば２列に配置されてい
は。この２列のボンディングパッドは、ワイヤボンディ
ング時の衝撃によって、間接周辺回路や直接周辺回路に
損傷や破壊を生じさせないために、間接周辺回路や直接
周辺回路と充分離隔して配置され、また、この離隔面積
を最小限にするために、１個所に集中的に配置されてい
る。
数の増加に基づき、複数列例えば２列に配置されてい
は。この２列のボンディングパッドは、ワイヤボンディ
ング時の衝撃によって、間接周辺回路や直接周辺回路に
損傷や破壊を生じさせないために、間接周辺回路や直接
周辺回路と充分離隔して配置され、また、この離隔面積
を最小限にするために、１個所に集中的に配置されてい
る。
また、前記間接周辺回路は、上側のメモリセルアレイ
部に沿って配置される直接周辺回路を制御する間接周辺
回路と、下側のメモリセルアレイ部に沿って配置される
直接周辺回路を制御する間接周辺回路とに分割される
が、集積度を向上するために、これらは一体に構成され
ている。また、この間接周辺回路は、上下夫々の直接周
辺回路との間の配線長を均等化し、動作速度の高速化を
図る目的で、上下夫々の直接周辺回路間の中央部に配置
されている。つまり、DRAMの動作速度の高速化は、間接
周辺回路を中心に、上下夫々に直接周辺回路、メモリセ
ルアレイ部の夫々を順次均一な距離で配置することによ
り達成することができる。
部に沿って配置される直接周辺回路を制御する間接周辺
回路と、下側のメモリセルアレイ部に沿って配置される
直接周辺回路を制御する間接周辺回路とに分割される
が、集積度を向上するために、これらは一体に構成され
ている。また、この間接周辺回路は、上下夫々の直接周
辺回路との間の配線長を均等化し、動作速度の高速化を
図る目的で、上下夫々の直接周辺回路間の中央部に配置
されている。つまり、DRAMの動作速度の高速化は、間接
周辺回路を中心に、上下夫々に直接周辺回路、メモリセ
ルアレイ部の夫々を順次均一な距離で配置することによ
り達成することができる。
以上の理由から前記直接周辺回路、ボンディングパッ
ド、間接周辺回路の夫々の配置は決定されている。この
結果、前記基板電圧発生回路は、前述したように、前記
間接周辺回路と直接周辺回路の一方との間の領域に配置
されている（間接周辺回路と直接周辺回路の他方との間
の領域には、ボンディングパッドが配置されている）。
このため、前記基板電圧発生回路と前記上側のメモリセ
ルアレイ部との間の領域には、前記直接周辺回路の一方
のみが配置されることになり、両者間を充分に離隔でき
ないので、前記基板電圧発生回路で発生した少数キャリ
ヤをこの直接周辺回路で吸収しきれなくなる。この結
果、吸収されない少数キャリヤがメモリセルアレイ部に
侵入し、メモリセルを構成するキャパシタに蓄積されて
いる情報としての電荷量を変動させるため、この変動さ
れた電荷量に基づきリフレッシュ動作が行なわれた場
合、リフレッシュ不良が多発するという問題があった。
ド、間接周辺回路の夫々の配置は決定されている。この
結果、前記基板電圧発生回路は、前述したように、前記
間接周辺回路と直接周辺回路の一方との間の領域に配置
されている（間接周辺回路と直接周辺回路の他方との間
の領域には、ボンディングパッドが配置されている）。
このため、前記基板電圧発生回路と前記上側のメモリセ
ルアレイ部との間の領域には、前記直接周辺回路の一方
のみが配置されることになり、両者間を充分に離隔でき
ないので、前記基板電圧発生回路で発生した少数キャリ
ヤをこの直接周辺回路で吸収しきれなくなる。この結
果、吸収されない少数キャリヤがメモリセルアレイ部に
侵入し、メモリセルを構成するキャパシタに蓄積されて
いる情報としての電荷量を変動させるため、この変動さ
れた電荷量に基づきリフレッシュ動作が行なわれた場
合、リフレッシュ不良が多発するという問題があった。
本発明の目的は、基板電圧発生回路を備えた半導体記
憶装置において、電気的信頼性を向上することが可能な
技術を提供することにある。
憶装置において、電気的信頼性を向上することが可能な
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下のとおりである。
概要を簡単に説明すれば、以下のとおりである。
基板電圧発生回路を備えた半導体記憶装置において、
２個のメモリセルアレイ部間の領域に該夫々のメモリセ
ルアレイ部に沿って直接周辺回路を配置し、該夫々の直
接周辺回路間の領域に一方の直接周辺回路に沿って間接
周辺回路を配置すると共に他方の直接周辺回路に沿って
外部端子を配置し、前記間接周辺回路と前記外部端子と
の間の領域に前記基板電圧発生回路を配置する。
２個のメモリセルアレイ部間の領域に該夫々のメモリセ
ルアレイ部に沿って直接周辺回路を配置し、該夫々の直
接周辺回路間の領域に一方の直接周辺回路に沿って間接
周辺回路を配置すると共に他方の直接周辺回路に沿って
外部端子を配置し、前記間接周辺回路と前記外部端子と
の間の領域に前記基板電圧発生回路を配置する。
前述した手段によれば、前記基板電圧発生回路と夫々
のメモリセルアレイ部との間の距離を、間接周辺回路と
直接周辺回路とに相当する分、または、ボンディングパ
ッドと直接周辺回路とに相当する分大きくすることがで
きるので、前記基板電圧発生回路で発生した少数キャリ
ヤのメモリセルアレイ部への侵入を低減し、前述の少数
キャリヤによるリフレッシュ不良の発生を低減すること
ができる。これにより、半導体記憶装置の電気的信頼性
を向上することができる。
のメモリセルアレイ部との間の距離を、間接周辺回路と
直接周辺回路とに相当する分、または、ボンディングパ
ッドと直接周辺回路とに相当する分大きくすることがで
きるので、前記基板電圧発生回路で発生した少数キャリ
ヤのメモリセルアレイ部への侵入を低減し、前述の少数
キャリヤによるリフレッシュ不良の発生を低減すること
ができる。これにより、半導体記憶装置の電気的信頼性
を向上することができる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものは、同一符号を付け、その繰り返しの説
明は省略する。
能を有するものは、同一符号を付け、その繰り返しの説
明は省略する。
まず、本発明の一実施例であるDRAMを有する半導体記
憶装置の実装状態の概略構成を、第２図（平面図）を用
いて説明する。このDRAMを有する半導体記憶装置は、LO
C構造の樹脂封止型パッケージに搭載される。
憶装置の実装状態の概略構成を、第２図（平面図）を用
いて説明する。このDRAMを有する半導体記憶装置は、LO
C構造の樹脂封止型パッケージに搭載される。
第２図に示すように、実施例の半導体記憶装置は、半
導体基板１で構成されている。この半導体基板１は、例
えば、単結晶珪素で構成されている。
導体基板１で構成されている。この半導体基板１は、例
えば、単結晶珪素で構成されている。
この半導体基板１は、前述したように、LOC構造の樹
脂封止型パッケージに搭載されている。つまり、樹脂封
止部２によって、前記半導体基板１は封止されている。
脂封止型パッケージに搭載されている。つまり、樹脂封
止部２によって、前記半導体基板１は封止されている。
前記半導体基板１の中央部の表面上には、このレイア
ウトに限定されないが、複数個のボンディングパッド
（外部端子）３が左右方向に２列に配置されている。
ウトに限定されないが、複数個のボンディングパッド
（外部端子）３が左右方向に２列に配置されている。
前記ボンディングパッド３の夫々には、ボンディング
ワイヤ４を介在させて、半導体基板１上に引回されたイ
ンナーリード５が接続されている。このインナーリード
５には、アウターリード６が一体化され接続されてい
る。
ワイヤ４を介在させて、半導体基板１上に引回されたイ
ンナーリード５が接続されている。このインナーリード
５には、アウターリード６が一体化され接続されてい
る。
このように、LOC構造の樹脂封止型パッケージに前記
半導体基板１を搭載し、半導体基板１の表面上にインナ
ーリード５を引回すことにより、樹脂封止部２のサイズ
を縮小し、前記樹脂封止型パッケージの小型化を図るこ
とができる。
半導体基板１を搭載し、半導体基板１の表面上にインナ
ーリード５を引回すことにより、樹脂封止部２のサイズ
を縮小し、前記樹脂封止型パッケージの小型化を図るこ
とができる。
同第２図中、一点鎖線で囲った領域には、直接周辺回
路（７）、間接周辺回路（８）、基板電圧発生回路
（９）の夫々が配置されている。
路（７）、間接周辺回路（８）、基板電圧発生回路
（９）の夫々が配置されている。
次に、電気半導体基板１内の各回路の配置を、第１図
（回路ブロック図）を用いて説明する。
（回路ブロック図）を用いて説明する。
第１図に示すように、前記半導体基板１の表面上に
は、メモリセルアレイ部10、直接周辺回路７、11、間接
周辺回路８、ボンディングパッド３、基板電圧発生回路
９の夫々が配置されている。
は、メモリセルアレイ部10、直接周辺回路７、11、間接
周辺回路８、ボンディングパッド３、基板電圧発生回路
９の夫々が配置されている。
前記メモリセルアレイ部10は、これに限定されない
が、上下及び左右の夫々に４つに分割されて配置されて
いる。このメモリセルアレイ部10には、図示していない
が、メモリセルが行列状に複数配置されている。このメ
モリセルは、メモリセル選択用MISFETと、このメモリセ
ル選択用MISFETと直列に接続された情報蓄積用容量素子
（キャパシタ）の直列回路で構成されている。このキャ
パシタには、情報としての電荷が蓄積される。
が、上下及び左右の夫々に４つに分割されて配置されて
いる。このメモリセルアレイ部10には、図示していない
が、メモリセルが行列状に複数配置されている。このメ
モリセルは、メモリセル選択用MISFETと、このメモリセ
ル選択用MISFETと直列に接続された情報蓄積用容量素子
（キャパシタ）の直列回路で構成されている。このキャ
パシタには、情報としての電荷が蓄積される。
前記左右に分割されたメモリセルアレイ部10間に配置
された直接周辺回路11は、Ｙデコーダ回路を主体に構成
されている。前記上下に分割されたメモリセルアレイ部
10間において、上下夫々のメモリセルアレイ部10に沿っ
て配置された直接周辺回路７は、ワードドライバー回
路、Ｘデコーダ回路を主体に構成されている。
された直接周辺回路11は、Ｙデコーダ回路を主体に構成
されている。前記上下に分割されたメモリセルアレイ部
10間において、上下夫々のメモリセルアレイ部10に沿っ
て配置された直接周辺回路７は、ワードドライバー回
路、Ｘデコーダ回路を主体に構成されている。
この直接周辺回路７間の領域において、上側の一方の
直接周辺回路７に沿って、前記間接周辺回路８が配置さ
れている。この間接周辺回路８は、例えば、アドレスバ
ッファ回路、クロック系回路、冗長回路を主体に構成さ
れている。
直接周辺回路７に沿って、前記間接周辺回路８が配置さ
れている。この間接周辺回路８は、例えば、アドレスバ
ッファ回路、クロック系回路、冗長回路を主体に構成さ
れている。
前記直接周辺回路７間の領域において、下側の他方の
直接周辺回路７に沿って、複数個のボンディングパッド
３が、２列に左右方向に配置されている。
直接周辺回路７に沿って、複数個のボンディングパッド
３が、２列に左右方向に配置されている。
前記間接周辺回路８と前記ボンディングパッド９との
間の領域には、基板電圧発生回路９が配置されている。
この基板電圧発生回路９を、前記２列に配列されたボン
ディングパッド３間に配置した場合には、前記ボンディ
ングパッド３の配列がこの基板電圧発生回路９を迂回す
るので凹状になってしまい、この結果、直接周辺回路
７、間接周辺回路８の夫々も同様に凹状になってしま
う。この直線周辺回路７、間接周辺回路８の夫々が凹状
になった場合には、直接周辺回路７、間接周辺回路８の
夫々を構成する各素子に接続される電源配線や信号配線
を、前述の凹状に合わせて曲げる必要がある。この電源
配線や信号配線を曲げるためには、この電源配線を曲げ
るための領域を更に設ける必要があるため集積度が低下
する。そこで、前記２列に配列さえたボンディングパッ
ド３間には前記基板電圧発生回路９を配置せず、前記ボ
ンディングパッド３が配置されている領域とは異なる領
域に、前記基板電圧発生回路９を配置している。この基
板電圧発生回路９は、前記半導体基板１を、回路の設置
電位例えば０［Ｖ］よりも低い、例えば−2.5乃至−3.5
［Ｖ］の電位にする。この基板電圧発生回路９は、第３
図（等価回路図）に示すように、主に、コンデンサC1を
介してオッシレータ12に接続されたMISFETQ1、Q2から構
成されている。この基板電圧発生回路９では、前記オッ
シレータ12から入力されるクロックパルスの変動時に、
少数キャリヤが発生する。この少数キャリヤは、前記MI
SFETQ2を介して、前記半導体基板１に注入される。前記
半導体基板１に注入された少数キャリヤがメモリセルア
レイ部10に侵入すると、メモリセルアレイを構成するキ
ャパシタに蓄積されている情報としての電荷量を変動さ
せるため、この変動された電荷量に基づきリフレッシュ
動作が行なわれた場合、リフレッシュ不良が発生する。
間の領域には、基板電圧発生回路９が配置されている。
この基板電圧発生回路９を、前記２列に配列されたボン
ディングパッド３間に配置した場合には、前記ボンディ
ングパッド３の配列がこの基板電圧発生回路９を迂回す
るので凹状になってしまい、この結果、直接周辺回路
７、間接周辺回路８の夫々も同様に凹状になってしま
う。この直線周辺回路７、間接周辺回路８の夫々が凹状
になった場合には、直接周辺回路７、間接周辺回路８の
夫々を構成する各素子に接続される電源配線や信号配線
を、前述の凹状に合わせて曲げる必要がある。この電源
配線や信号配線を曲げるためには、この電源配線を曲げ
るための領域を更に設ける必要があるため集積度が低下
する。そこで、前記２列に配列さえたボンディングパッ
ド３間には前記基板電圧発生回路９を配置せず、前記ボ
ンディングパッド３が配置されている領域とは異なる領
域に、前記基板電圧発生回路９を配置している。この基
板電圧発生回路９は、前記半導体基板１を、回路の設置
電位例えば０［Ｖ］よりも低い、例えば−2.5乃至−3.5
［Ｖ］の電位にする。この基板電圧発生回路９は、第３
図（等価回路図）に示すように、主に、コンデンサC1を
介してオッシレータ12に接続されたMISFETQ1、Q2から構
成されている。この基板電圧発生回路９では、前記オッ
シレータ12から入力されるクロックパルスの変動時に、
少数キャリヤが発生する。この少数キャリヤは、前記MI
SFETQ2を介して、前記半導体基板１に注入される。前記
半導体基板１に注入された少数キャリヤがメモリセルア
レイ部10に侵入すると、メモリセルアレイを構成するキ
ャパシタに蓄積されている情報としての電荷量を変動さ
せるため、この変動された電荷量に基づきリフレッシュ
動作が行なわれた場合、リフレッシュ不良が発生する。
ここで、前述したように、前記間接周辺回路８とボン
ディングパッド３との間の領域には、前記基板電圧発生
回路９を配置している。この結果、前記基板電圧発生回
路９は、半導体基板１の上下メモリセルアレイ部10間の
中央部に配置されることになる。従って、この基板電圧
発生回路９と前記メモリセルアレイ部10との間の距離
を、均等化することができると共に最大にすることがで
きる。また、同時に、この基板電圧発生回路９と前記上
側のメモリセルアレイ部10との間の領域には、前記間接
周辺回路８、直接周辺回路７の夫々が配置され、これら
回路を構成するMISFETのソース、ドレイン等の拡散層
は、前記基板電圧発生回路９で発生した少数キャリヤを
吸収することができる。また、基板電圧発生回路９と前
記下側のメモリセルアレイ部10との間の領域には、前記
ボンディングパッド３、直接周辺回路７の夫々が配置さ
れ、この直接周辺回路７やボンディングパッド３の近傍
に配置される静電気保護回路を構成するMISFETのソー
ス、ドレイン等の拡散層は、前記基板電圧発生回路９で
発生した少数キャリヤを吸収することができる。従っ
て、前記基板電圧発生回路９と前記メモリセルアレイ部
10との間の距離を均等化すると共に大きくし、かつ両者
間には前記間接周辺回路８及び直接周辺回路７、または
前記ボンディングパッド３及び前記直接周辺回路７の夫
々が配置され、これら回路の拡散層で少数キャリヤを吸
収することができるので、少数キャリヤがメモリセルア
レイ部10に侵入することは低減され、少数キャリヤによ
るリフレッシュ不良の発生を低減することができる。こ
れにより、半導体記憶装置の電気的信頼性を向上するこ
とができる。
ディングパッド３との間の領域には、前記基板電圧発生
回路９を配置している。この結果、前記基板電圧発生回
路９は、半導体基板１の上下メモリセルアレイ部10間の
中央部に配置されることになる。従って、この基板電圧
発生回路９と前記メモリセルアレイ部10との間の距離
を、均等化することができると共に最大にすることがで
きる。また、同時に、この基板電圧発生回路９と前記上
側のメモリセルアレイ部10との間の領域には、前記間接
周辺回路８、直接周辺回路７の夫々が配置され、これら
回路を構成するMISFETのソース、ドレイン等の拡散層
は、前記基板電圧発生回路９で発生した少数キャリヤを
吸収することができる。また、基板電圧発生回路９と前
記下側のメモリセルアレイ部10との間の領域には、前記
ボンディングパッド３、直接周辺回路７の夫々が配置さ
れ、この直接周辺回路７やボンディングパッド３の近傍
に配置される静電気保護回路を構成するMISFETのソー
ス、ドレイン等の拡散層は、前記基板電圧発生回路９で
発生した少数キャリヤを吸収することができる。従っ
て、前記基板電圧発生回路９と前記メモリセルアレイ部
10との間の距離を均等化すると共に大きくし、かつ両者
間には前記間接周辺回路８及び直接周辺回路７、または
前記ボンディングパッド３及び前記直接周辺回路７の夫
々が配置され、これら回路の拡散層で少数キャリヤを吸
収することができるので、少数キャリヤがメモリセルア
レイ部10に侵入することは低減され、少数キャリヤによ
るリフレッシュ不良の発生を低減することができる。こ
れにより、半導体記憶装置の電気的信頼性を向上するこ
とができる。
本発明者は、前記基板電圧発生回路９とメモリセルア
レイ部10との間の距離が約600［μｍ］程度有り、両者
間にMISFETのソース、ドレイン領域等の拡散層が有れ
ば、前述の少数キャリヤを吸収し、リフレッシュ不良の
発生を充分低減できることを確認している。本実施例に
よれば、前記基板電圧発生回路９と前記メモリセルアレ
イ部10との間の距離を約1000［μｍ］程度とることがで
きる。
レイ部10との間の距離が約600［μｍ］程度有り、両者
間にMISFETのソース、ドレイン領域等の拡散層が有れ
ば、前述の少数キャリヤを吸収し、リフレッシュ不良の
発生を充分低減できることを確認している。本実施例に
よれば、前記基板電圧発生回路９と前記メモリセルアレ
イ部10との間の距離を約1000［μｍ］程度とることがで
きる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、本実施例では、前記ボンディングパッド３を
２列に配置した例を示したが、本発明は、前記ボンディ
ングパッド３を一列乃至複数列配置することもできる。
２列に配置した例を示したが、本発明は、前記ボンディ
ングパッド３を一列乃至複数列配置することもできる。
また、前記ボンディングパッド３を、左右方向に配置
した例を示したが、本発明は、前記ボンディングパッド
３を上下方向に配置することもできる。この場合、直接
周辺回路７、間接周辺回路８の夫々はボディングパッド
３の配列に沿って配置される。
した例を示したが、本発明は、前記ボンディングパッド
３を上下方向に配置することもできる。この場合、直接
周辺回路７、間接周辺回路８の夫々はボディングパッド
３の配列に沿って配置される。
また、本発明は、前記ボンディングパッド３と前記間
接周辺回路８の配置を入れ換えることもできる。
接周辺回路８の配置を入れ換えることもできる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
基板電圧発生回路を備えた半導体記憶装置において、
電気的信頼性を向上することができる。
電気的信頼性を向上することができる。
第１図は、本発明の一実施例であるDRAMを有する半導体
記憶装置の回路ブロック図、 第２図は、前記半導体記憶装置を搭載したLOC構造の樹
脂封止型パッケージの全体構成の概略を示す平面図、 第３図は、基板電圧発生回路の等価回路図である。 図中、１……半導体基板、３……ボンディングパッド、
７、11……直接周辺回路、８……間接周辺回路、９……
基板電圧発生回路、10……メモリセルアレイ部である。
記憶装置の回路ブロック図、 第２図は、前記半導体記憶装置を搭載したLOC構造の樹
脂封止型パッケージの全体構成の概略を示す平面図、 第３図は、基板電圧発生回路の等価回路図である。 図中、１……半導体基板、３……ボンディングパッド、
７、11……直接周辺回路、８……間接周辺回路、９……
基板電圧発生回路、10……メモリセルアレイ部である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 吉岡 博志 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 有働 信治 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 昭61−278160（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/10 301 - 311 H01L 27/108 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】少なくとも２個のメモリセルアレイ部、該
夫々のメモリセルアレイ部を制御する直接周辺回路、該
直接周辺回路を制御する間接周辺回路、外部端子、基板
電圧発生回路の夫々を備えた半導体記憶装置において、
前記２個のメモリセルアレイ部間の領域に該夫々のメモ
リセルアレイ部に沿って前記直接周辺回路を配置し、該
夫々の直接周辺回路間の領域に一方の直接周辺回路に沿
って前記間接周辺回路を配置すると共に他方の直接周辺
回路に沿って外部端子を配置し、前記間接周辺回路と前
記外部端子との間の領域に前記基板電圧発生回路を配置
したことを特徴とする半導体記憶装置。 - 【請求項２】前記半導体記憶装置はDRAMであることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】前記半導体記憶装置は、LOC構造の樹脂封
止型パッケージに搭載されたことを特徴とする請求項１
又は請求項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254497A JP2937363B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254497A JP2937363B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116865A JPH03116865A (ja) | 1991-05-17 |
| JP2937363B2 true JP2937363B2 (ja) | 1999-08-23 |
Family
ID=17265877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254497A Expired - Lifetime JP2937363B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937363B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE101746T1 (de) * | 1989-11-24 | 1994-03-15 | Siemens Ag | Halbleiterspeicher. |
| US6967369B1 (en) | 1995-09-20 | 2005-11-22 | Micron Technology, Inc. | Semiconductor memory circuitry |
| US7705383B2 (en) | 1995-09-20 | 2010-04-27 | Micron Technology, Inc. | Integrated circuitry for semiconductor memory |
| JP3996267B2 (ja) | 1998-05-12 | 2007-10-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100949878B1 (ko) * | 2003-02-06 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 장치의 레이아웃 구조 |
| JP2007306012A (ja) * | 2007-06-15 | 2007-11-22 | Renesas Technology Corp | ダイナミックランダムアクセスメモリおよび半導体記憶装置 |
-
1989
- 1989-09-29 JP JP1254497A patent/JP2937363B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03116865A (ja) | 1991-05-17 |
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