JPH0235731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0235731A JPH0235731A JP18604388A JP18604388A JPH0235731A JP H0235731 A JPH0235731 A JP H0235731A JP 18604388 A JP18604388 A JP 18604388A JP 18604388 A JP18604388 A JP 18604388A JP H0235731 A JPH0235731 A JP H0235731A
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- wiring
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- titanium nitride
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置の特に配線の形成方法に関するも
のである。
のである。
［従来の技術］
従来微細化された半導体装置の配線方法は、第２図の如
く、例えば半導体素子がＪヒ成された半導体基板２１上
の酸化膜２２にコンタクトホールが形成され、配線用の
アルミニウム合金２３を０．５〜１．０μｍ、ヒロック
とハレーション防止の為に窒化チタン２４をａ、１μｍ
程度スパッタする（第２図（ａ））。次に７オトレジス
トをマスクにして、前記積層膜をドライエツチングしパ
ターニングした後、第２の窒化チタン２５を０．１μｍ
程度スハッタする（第２図（ｈ））。続いてａｙ４ガス
を用いた異方性ドライエツチャーで全面エツチングし、
前工程でパターニングした配線に側壁として窒化チタン
２５を残し、後工程の熱処理で発生する横方向ヒロック
が、配線リークや１絶縁膜のボイドの原因とならないよ
うにしでいる（第２図（Ｃ））。その後、層間膜あるい
はパシベーション膜としてＯＶＤ絶縁膜を成長させてい
る。
く、例えば半導体素子がＪヒ成された半導体基板２１上
の酸化膜２２にコンタクトホールが形成され、配線用の
アルミニウム合金２３を０．５〜１．０μｍ、ヒロック
とハレーション防止の為に窒化チタン２４をａ、１μｍ
程度スパッタする（第２図（ａ））。次に７オトレジス
トをマスクにして、前記積層膜をドライエツチングしパ
ターニングした後、第２の窒化チタン２５を０．１μｍ
程度スハッタする（第２図（ｈ））。続いてａｙ４ガス
を用いた異方性ドライエツチャーで全面エツチングし、
前工程でパターニングした配線に側壁として窒化チタン
２５を残し、後工程の熱処理で発生する横方向ヒロック
が、配線リークや１絶縁膜のボイドの原因とならないよ
うにしでいる（第２図（Ｃ））。その後、層間膜あるい
はパシベーション膜としてＯＶＤ絶縁膜を成長させてい
る。
［発明が解決しようとする課題］
しかしながら従来技術では、アルミニウム合金の側面形
状が急峻であり、スパックしまた第２の窒化膜タン２５
の付き回りが悪く、全面異方性エツチングの際に１．ヒ
ロックの抑制効果のある側壁として十分に残らず、その
生産制浦性、再現性も極めて悪く、実用化に供し難い上
、信頼性も問題となっている。
状が急峻であり、スパックしまた第２の窒化膜タン２５
の付き回りが悪く、全面異方性エツチングの際に１．ヒ
ロックの抑制効果のある側壁として十分に残らず、その
生産制浦性、再現性も極めて悪く、実用化に供し難い上
、信頼性も問題となっている。
しかるに本発明は、かかる課題を解決するものであり、
その目的とするところは、ヒロックを完全に防止ｌ−１
生産性、実用性及び信頼性の高い微細配線を安定して供
給するものである。
その目的とするところは、ヒロックを完全に防止ｌ−１
生産性、実用性及び信頼性の高い微細配線を安定して供
給するものである。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、半導体素子が形成さ
れた半導体基板上に、絶縁膜を介してアルミニウムやそ
の合金の配線を設けてなる半導体装置に於いて、少なく
ともアルミニウムやその合金と異種導電材薄膜を連続し
て形成する工程、前記積層膜を同時にバターニングして
配線を形成する工程、第２の異種導電材Ｎ膜とＯＶＤ絶
縁膜を積層する工程、前記第２の導電材薄ＩＩりとＯＶ
Ｄ絶縁膜を異方性エツチングして配線側面に、前記第２
の導電膜とＯＶ Ｄ絶縁膜を側壁とり、で残す工程を有
したことを特徴とする。
れた半導体基板上に、絶縁膜を介してアルミニウムやそ
の合金の配線を設けてなる半導体装置に於いて、少なく
ともアルミニウムやその合金と異種導電材薄膜を連続し
て形成する工程、前記積層膜を同時にバターニングして
配線を形成する工程、第２の異種導電材Ｎ膜とＯＶＤ絶
縁膜を積層する工程、前記第２の導電材薄ＩＩりとＯＶ
Ｄ絶縁膜を異方性エツチングして配線側面に、前記第２
の導電膜とＯＶ Ｄ絶縁膜を側壁とり、で残す工程を有
したことを特徴とする。
［実施例コ
以下本発明の実施の工程を、第２図−ａ％Ｃに基づいて
詳細に説明すイー。
詳細に説明すイー。
サフミクロンルールの集積回路製造に於いて、トランジ
スタや抵抗等の半導体素子が形成された半導体基板１１
Ｆの酸化ＩＦＪＩ２にフンククトホールが開孔されてお
り、配線用のアルミ；・）ムーシリコン合金１ろを約１
．０μｍ１続いて窒化チタン１４を約０．１μｍ連続ス
パッタする（第１図（ａ））。次にフォトレジス１−を
マスクにして、前記債層戻をＣ６２やＢ Ｏｔ、の様な
ハロゲン系ガスでドライエツチャーして同時バターニン
グした後、第２の窒化チタン１５を約０．１μｍスパッ
タ後５ＬＨ４とＯ７を用いたＯＶＤ酸化膜１８を約０、
６ μｍ 積層する（第２図（ｈ））。続いてＯＦ。
スタや抵抗等の半導体素子が形成された半導体基板１１
Ｆの酸化ＩＦＪＩ２にフンククトホールが開孔されてお
り、配線用のアルミ；・）ムーシリコン合金１ろを約１
．０μｍ１続いて窒化チタン１４を約０．１μｍ連続ス
パッタする（第１図（ａ））。次にフォトレジス１−を
マスクにして、前記債層戻をＣ６２やＢ Ｏｔ、の様な
ハロゲン系ガスでドライエツチャーして同時バターニン
グした後、第２の窒化チタン１５を約０．１μｍスパッ
タ後５ＬＨ４とＯ７を用いたＯＶＤ酸化膜１８を約０、
６ μｍ 積層する（第２図（ｈ））。続いてＯＦ。
もしくは０２Ｆ、を用いたドライエツチャーで全面異方
性エツチングし、前工程でバターニングした配線に側壁
として窒化チタン１５とＯｖＤ酸化＋ｉ％ １６を残す
（第６図（Ｃ））。この時側壁形成の工程は、ＯＶＤ酸
化膵１６と窒化チタン１５を同一チャンバーで同時にエ
ツチングするが、側壁の窒化チタン１５はＣｖＤ酸化＠
１６の側壁にカバーされ、再現性よく確実に残る。その
後パシベーション膜としてＯＶＤにより、ｐｓａ膜とプ
ラズマ窒化膜を成長させた。
性エツチングし、前工程でバターニングした配線に側壁
として窒化チタン１５とＯｖＤ酸化＋ｉ％ １６を残す
（第６図（Ｃ））。この時側壁形成の工程は、ＯＶＤ酸
化膵１６と窒化チタン１５を同一チャンバーで同時にエ
ツチングするが、側壁の窒化チタン１５はＣｖＤ酸化＠
１６の側壁にカバーされ、再現性よく確実に残る。その
後パシベーション膜としてＯＶＤにより、ｐｓａ膜とプ
ラズマ窒化膜を成長させた。
この他の実施例として、アルミニウム合金を用いた２層
配線構造の下層配線として本発明を適用したが、窒化チ
タンの［［Ｉ壁を再現性良く残すことが出来、耐ヒロッ
クやマイグレーション効果も向上し、更にＯＶＤ酸化膜
の側壁により、後工程で形成する層間膜や上層配線の平
担性を向上する効果もあった。
配線構造の下層配線として本発明を適用したが、窒化チ
タンの［［Ｉ壁を再現性良く残すことが出来、耐ヒロッ
クやマイグレーション効果も向上し、更にＯＶＤ酸化膜
の側壁により、後工程で形成する層間膜や上層配線の平
担性を向上する効果もあった。
尚、ヒロック防止膜とｌ−で窒化チタンを用いたが、こ
れはフォトリソのハレーション防止も兼ねている為で有
り、これに限らずモリブデン、タングステン、チタンの
様な高融点金属やそのＸ７１Ｊサイド等の導電材でも応
用できる。又アルミニウム合金配線としては、アルミニ
ウムーシリコンニ限らず銅、白金等やこれらの混合物の
合金でも良く、その形成方法は、加熱、無加熱あるいは
バイアスの有無に限定されない。更に配線の下に、バリ
ア金属を敷いた場合にも適用できる。
れはフォトリソのハレーション防止も兼ねている為で有
り、これに限らずモリブデン、タングステン、チタンの
様な高融点金属やそのＸ７１Ｊサイド等の導電材でも応
用できる。又アルミニウム合金配線としては、アルミニ
ウムーシリコンニ限らず銅、白金等やこれらの混合物の
合金でも良く、その形成方法は、加熱、無加熱あるいは
バイアスの有無に限定されない。更に配線の下に、バリ
ア金属を敷いた場合にも適用できる。
［発明の効果コ
以上の如く本発明によれば、アルミニウムやその合金配
線の少なくとも上面、（ｌｌ１面を確実に異種導電材薄
膜で被うことが可能となり、生産性、信頼性の高い微細
半導体装置の実用化と安定供給が可能となる。
線の少なくとも上面、（ｌｌ１面を確実に異種導電材薄
膜で被うことが可能となり、生産性、信頼性の高い微細
半導体装置の実用化と安定供給が可能となる。
第１図（α）〜ＣＣ）は、本発明の一実施例による配線
形成工程を示す概略断面図である。 第２図（α）〜（Ｃ）は、従来の配線形成工程を示す概
略断面図である。 °ゝ・１１．２１・
・・・・・半導体基板 １２．２２・・・・・・酸化膜 １３．２３・・・・・・アルミニウム合金膜１４．２４
・・・・・・窒化チタン １５．２５・−・・−・第２の窒ｆｅチタン２６
・・・・・（コＶ Ｄ酸化膜以上
形成工程を示す概略断面図である。 第２図（α）〜（Ｃ）は、従来の配線形成工程を示す概
略断面図である。 °ゝ・１１．２１・
・・・・・半導体基板 １２．２２・・・・・・酸化膜 １３．２３・・・・・・アルミニウム合金膜１４．２４
・・・・・・窒化チタン １５．２５・−・・−・第２の窒ｆｅチタン２６
・・・・・（コＶ Ｄ酸化膜以上
Claims (1)
- 半導体素子が形成された半導体基板上に、絶縁膜を介し
てアルミニウムやその合金の配線を設けてなる半導体装
置に於いて、少なくともアルミニウムやその合金と異種
導電材薄膜を連続して形成する工程、前記積層膜を同時
にパターニングして配線を形成する工程、第２の異種導
電材薄膜とＣＶＤ絶縁膜を積層する工程、前記第２の導
電材薄膜とＣＶＤ絶縁膜を異方性エッチングして配線側
面に、前記第２の導電膜とＣＶＤ絶縁膜を側壁として残
す工程を有したことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18604388A JPH0235731A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18604388A JPH0235731A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235731A true JPH0235731A (ja) | 1990-02-06 |
Family
ID=16181399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18604388A Pending JPH0235731A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235731A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321026A (ja) * | 1989-06-19 | 1991-01-29 | Fujitsu Ltd | 配線の寄生容量が低い半導体装置およびその製造方法 |
| KR100268949B1 (ko) * | 1997-12-29 | 2000-10-16 | 김영환 | 반도체 소자의 콘택홀 형성방법 |
| US6383942B1 (en) | 1999-03-11 | 2002-05-07 | Kabushiki Kaisha Toshiba | Dry etching method |
-
1988
- 1988-07-26 JP JP18604388A patent/JPH0235731A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321026A (ja) * | 1989-06-19 | 1991-01-29 | Fujitsu Ltd | 配線の寄生容量が低い半導体装置およびその製造方法 |
| KR100268949B1 (ko) * | 1997-12-29 | 2000-10-16 | 김영환 | 반도체 소자의 콘택홀 형성방법 |
| US6383942B1 (en) | 1999-03-11 | 2002-05-07 | Kabushiki Kaisha Toshiba | Dry etching method |
| KR100363591B1 (ko) * | 1999-03-11 | 2002-12-05 | 가부시끼가이샤 도시바 | 드라이 에칭 방법 |
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