JPH0234203B2 - SHINGOHATSUSEIKI - Google Patents
SHINGOHATSUSEIKIInfo
- Publication number
- JPH0234203B2 JPH0234203B2 JP6540781A JP6540781A JPH0234203B2 JP H0234203 B2 JPH0234203 B2 JP H0234203B2 JP 6540781 A JP6540781 A JP 6540781A JP 6540781 A JP6540781 A JP 6540781A JP H0234203 B2 JPH0234203 B2 JP H0234203B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- gate
- output
- pulse
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
本発明は、基準信号と振幅可変信号の2つの信
号を供給する信号発生器に関するものである。詳
細には、一方の出力信号の振幅を、位相をシフト
させずに、所与の範囲で変化させることが可能な
信号発生器に関する。
例えば、ベクトル比検出回路を備えるLCRメ
ータ等のインピーダンス測定器では、その性能評
価を行うため、入力信号の振幅及び位相における
線形性をみる。このため、入力信号の振幅のみ変
化させ、その出力を予め測定することが行われて
いる。従来では、トランスを用いていたが、出力
周波数範囲に制限があり、また、自動化すること
が極めて難しい。代わりに、アツテネータ等で発
振器の出力を抵抗分割する場合、それら抵抗間に
おいて並列に存在する分布容量のため出力の位相
がシフトしてしまう。本発明は、このような点に
鑑みてなされたものである。
第1図は本発明の概念を示す図である。aは時
刻T1を中心としたパルス波形である。この時刻
T1をパルス中心時刻と定義する。bはaと同一
のパルス5個からなる合成波形である。bの中心
パルスは、aと同じ中心時刻T1を有し、すなわ
ち、aと同じ中心時刻T1である。よつて、aと
bは同一の位相を有し、これらは、エネルギーが
異なることから、後述するように求められた基本
波の振幅のみが異なることとなる。bの代わり
に、cに示されるようなbとほぼ同じ合成波形の
遷移時間を有する単一のパルス波形を用いた場
合、以下のような欠点を有する。通常、半導体ス
イツチの電荷の蓄積効果等のため、Pで示される
ように波形のきれが悪くなり、その降下時間が長
くなつてしまう。その結果、cのパルス波形は左
右対称でなく、aと中心時刻T1が同一ではなく
なり、よつて振幅が変化すると同時に位相がシフ
トしてしまうことになる。
本発明に係る信号発生器の一実施例を第2図に
示し、以下に詳述する。本実施例は、4ビツト・
バイナリカウンタAとデコータBとANDゲート
C1〜C8とORゲートDとインバータEとローパス
フイルタF1,F2と単安定マルチバイブレータH
(以下単安定マルチと呼ぶ)から構成される。こ
こで、1はパルス信号入力端子、2,3は出力端
子、X,Y,Zは制御信号入力端子である。入力
端子1は、4ビツト・バイナリカウンタAと接続
し、インバータEを介してANDゲートC8に接続
される。4ビツト・バイナリカウンタAのMSB
(most significant bit)出力(ここでは、1/16に
分周された出力)はANDゲートC7に印加され、
また、ローパスフイルタF1を介して出力端子2
に印加され、一定の基準信号が出力される。4ビ
ツト・バイナリカウンタAの他の出力(ここで
は、1/2,1/4.1/8に分周された出力)は、デコ
ーダBに印加される。図示のように、デコータB
の出力端子0〜7のうち、1〜3,5〜7の出力
端子はそれぞれANDゲートC1〜C6を介してOR
ゲートDと接続し、出力端子4は直接デコータB
に接続される。制御信号端子X,Y,Zは以下の
ように接続される。X端子は、ANDゲートC1と
C6へ、Y端子はANDゲートC2とC5へ、Z端子は
ANDゲートC3とC4へ接続される。ORゲートD
の出力は、ANDゲートC7,C8、単安定マルチH
を経てローパスフイルタF2へ印加され、出力端
子3へ送られる。
第3図を用いて本実施例の動作を以下に説明す
る。第3図には、第2図に示されたイ〜チにおけ
る信号イ〜チを示す。
入力端子1には、第3図のイに示される一定の
時間間隔のパルス信号が印加される。信号イは、
次に4ビツト・バイナリカウンタAによつて1/2
(Least Significant Bit,LSB),1/4,1/8,1/1
6(MSB)に分周される。このMSBの信号をロ
に示す。
デコータBには、本実施例では、4ビツト・バ
イナリカウンタAの3出力(1/2,1/4,1/8)が
入力される。これらの出力を、3ビツト表示さ
せ、0〜7にデコードする。即ち、0,0,0の
出力においては、20(0)+21(0)+22(0)=0で
デコーダBの0端子より高レベルの信号が出力さ
れ、同様に、1,0,0の場合、20(1)+21(0)
+22(0)=1でデコータBの1端子が高レベルの
信号が出力される。
X、Y、Z端子に印加される制御信号は以下の
表1に示される。
The present invention relates to a signal generator that supplies two signals: a reference signal and a variable amplitude signal. In particular, the present invention relates to a signal generator capable of changing the amplitude of one output signal within a given range without shifting the phase. For example, in an impedance measuring device such as an LCR meter equipped with a vector ratio detection circuit, linearity in the amplitude and phase of an input signal is checked to evaluate its performance. For this reason, only the amplitude of the input signal is changed and its output is measured in advance. Conventionally, transformers have been used, but they have a limited output frequency range and are extremely difficult to automate. Instead, when the output of the oscillator is divided into resistors using an attenuator or the like, the phase of the output shifts due to the distributed capacitance that exists in parallel between the resistors. The present invention has been made in view of these points. FIG. 1 is a diagram showing the concept of the present invention. a is a pulse waveform centered at time T1 . this time
Define T 1 as the pulse center time. b is a composite waveform consisting of the same five pulses as a. The center pulse of b has the same center time T 1 as a, ie, the same center time T 1 as a. Therefore, a and b have the same phase, and since they have different energies, they differ only in the amplitude of the fundamental wave determined as described below. If, instead of b, a single pulse waveform having approximately the same composite waveform transition time as b as shown in c is used, the following drawbacks will occur. Normally, due to the charge accumulation effect of the semiconductor switch, the waveform becomes less sharp as shown by P, and its fall time becomes longer. As a result, the pulse waveform of c is not symmetrical, and the center time T1 is no longer the same as that of a, so that the amplitude changes and the phase shifts at the same time. An embodiment of the signal generator according to the invention is shown in FIG. 2 and will be described in detail below. In this example, 4-bit
Binary counter A, decoder B and AND gate
C 1 to C 8 , OR gate D, inverter E, low-pass filters F 1 and F 2 , and monostable multivibrator H
(hereinafter referred to as monostable multi). Here, 1 is a pulse signal input terminal, 2 and 3 are output terminals, and X, Y, and Z are control signal input terminals. Input terminal 1 is connected to a 4-bit binary counter A, and via an inverter E to an AND gate C8 . MSB of 4-bit binary counter A
The (most significant bit) output (here the output divided by 1/16) is applied to AND gate C7 ,
In addition, the output terminal 2 is connected via the low-pass filter F1.
A constant reference signal is output. Other outputs of the 4-bit binary counter A (in this case, outputs frequency-divided into 1/2, 1/4, and 1/8) are applied to decoder B. As shown, decoder B
Of the output terminals 0 to 7, the output terminals 1 to 3 and 5 to 7 are ORed through AND gates C 1 to C 6 , respectively.
Connected to gate D, output terminal 4 is directly connected to decoder B
connected to. Control signal terminals X, Y, and Z are connected as follows. The X terminal is connected to AND gate C1 .
to C 6 , Y terminal to AND gates C 2 and C 5 , Z terminal to
Connected to AND gates C 3 and C 4 . OR gate D
The output of is AND gate C 7 , C 8 , monostable multi-H
The signal is applied to the low-pass filter F 2 via the filter F 2 , and sent to the output terminal 3 . The operation of this embodiment will be explained below using FIG. FIG. 3 shows signals I to I in I shown in FIG. To the input terminal 1, a pulse signal at constant time intervals as shown in FIG. 3A is applied. Signal A is
Next, 1/2 by 4-bit binary counter A
(Least Significant Bit, LSB), 1/4, 1/8, 1/1
The frequency is divided into 6 (MSB). This MSB signal is shown in (b). In this embodiment, three outputs (1/2, 1/4, 1/8) of the 4-bit binary counter A are input to the decoder B. These outputs are displayed in 3 bits and decoded into 0-7. That is, in the output of 0, 0, 0, a signal with a higher level is output from the 0 terminal of decoder B at 2 0 (0) + 2 1 (0) + 2 2 (0) = 0, and similarly, 1, 0, ,0, 2 0 (1) + 2 1 (0)
When +2 2 (0)=1, one terminal of decoder B outputs a high level signal. The control signals applied to the X, Y, and Z terminals are shown in Table 1 below.
【表】
Lは低レベル、Hは高レベルを示す。パルス数
とは後述するように、ANDゲートC8の出力信号
のパルスの数である。
パルス数が1の時、表1よりX、Y、Z端子に
は全て低レベルの信号が供給され、従つて、OR
ゲートDは信号ハを出力する。ANDゲートC7で
は、信号ロとハの論理積の信号であるホが出力さ
れる。ANDゲートC8にはインバータEによつて
反転された信号イが入力される。よつて、単安定
マルチHは、ANDゲートC8の出力が高レベルの
時、トリガされ、中心時刻T1を有するトに示す
信号を出力する。ここでは、信号ホが単一のパル
スであるため、単安定マルチHも同様に単一のパ
ルスを出力する。
そして、信号トはローパスフイルタF2でその
高調成分が除去され、正弦波である基本波を得る
ことができる。このローパスフイルタF2の出力
の基本波成分S1は式(1)で表される。
S1=2/π・sinπτ/T・cos(2πft+φ) …(1)
ここで、
T・=1、
はパルス周波数の1/16、
φはローパスフイルタF2による位相シフト、
パルスの高さは、単位電位(例えば1V)。
次に、パルス数5の場合における制御信号を
X、Y、Z端子に印加すると各端子よりL,H,
Hの信号が送られる。よつてORゲートDは信号
ニを出力する。ANDゲートC7に信号ロとニが入
力した結果、信号ヘが出力される。よつて、信号
ヘが高レベルの間、単安定マルチHから5個のパ
ルスからなる信号チが出力される。この信号チの
中心パルスもトの中心時刻T1と同様の中心時刻
を有する。そして、信号トは前述のようにローパ
スフイルタF2を介して次の式(2)に示す基本波成
分S2を得る。この基本波成分S2は、2/π sin
π τ/Tcos(2πft+φ)を時間軸上で2T/16,
T/16,−T/16,−2T/16だけシフトさせたも
のの和で表される。S2=
2/π sin πτ/To
〓n=-2
cos(2π(t
+nT/16)+φ}
=2/πsin π τ/T(1+2cosπ/8
+2cosπ/4)
・cos(2πt+φ) …(2)
式(1)と(2)を比べてみるとわかるように、基本波
成分S2の振幅は基本波成分S1の(1+2cosπ/8
+2cosπ/4)倍され、位相は変化しない。つま
り、第1図の説明されるように、トとチの中心パ
ルスの中心時刻T1が変わらない。このように位
相が変わらず、制御信号によつて既知の値だけ振
幅のみ可変される信号を得ることができる。パル
ス数3、7の場合も同様の方法で振幅のみ異なる
信号を出力端子3から得る。
単安定マルチHの出力パルスの幅τは、パルス
信号の周期より小さい値に設定されている。これ
は、パルス幅τがパルス周期より大きい場合、信
号チの最終パルスの第2遷移時刻が遅れ、すなわ
ち、中心パルスの中心時刻T1で左右対称になら
なくなり、位相が変化するからである。
また、単安定マルチHは、信号イの1周期のう
ち高レベル(論理1)の期間をできるだけ長く、
即ち、より高いエネルギを得るために用いるもの
であるので、必ずしも必要ではない。よつて、本
実施例の代わりにANDゲートC8の出力を直接ロ
ーパスフイルタF2に印加してもよい。
以上説明したように、本実施例では、出力端子
2にはローパスフイルタF1を介して信号ロから
の基本波成分が供給され、その位相及び振幅は既
知で常時一定である。そして、出力端子3には詳
述したように、X、Y、Z端子に印加される制御
信号によつて決定される既知の振幅を有し、位相
のシフトのない信号が供給される。
尚、第2図では、4ビツト・バイナリカウンタ
Aを用いて、信号イを最大16等分しているが、本
発明はこれに限定されることなく4等分以上であ
るならばいくらでもよい。[Table] L indicates low level, H indicates high level. The number of pulses is the number of pulses of the output signal of the AND gate C8 , as described later. When the number of pulses is 1, from Table 1, all low level signals are supplied to the X, Y, and Z terminals, and therefore, OR
Gate D outputs signal C. AND gate C7 outputs E, which is the AND signal of signals B and H. The signal I inverted by the inverter E is input to the AND gate C8 . Therefore, the monostable multi-H is triggered when the output of the AND gate C8 is at a high level, and outputs the signal shown in G having the center time T1 . Here, since the signal H is a single pulse, the monostable multi-H outputs a single pulse as well. Then, the harmonic components of the signal T are removed by a low-pass filter F2 , and a fundamental wave, which is a sine wave, can be obtained. The fundamental wave component S 1 of the output of this low-pass filter F 2 is expressed by equation (1). S 1 = 2/π・sinπτ/T・cos (2πft+φ) …(1) Here, T・=1, is 1/16 of the pulse frequency, φ is the phase shift by the low-pass filter F 2 ,
The height of the pulse is a unit potential (eg 1V). Next, when the control signal for the case where the number of pulses is 5 is applied to the X, Y, and Z terminals, L, H,
An H signal is sent. Therefore, OR gate D outputs signal D. As a result of inputting signals B and D to AND gate C7 , signal H is output. Therefore, while the signal H is at a high level, a signal H consisting of five pulses is output from the monostable multi-H. The center pulse of this signal H also has a center time similar to the center time T1 of signal G. Then, the signal T passes through the low-pass filter F 2 as described above to obtain the fundamental wave component S 2 shown in the following equation (2). This fundamental wave component S 2 is 2/π sin
π τ/Tcos (2πft+φ) on the time axis, 2T/16,
It is expressed as the sum of the values shifted by T/16, -T/16, and -2T/16. S 2 = 2/π sin πτ/T o 〓 n=-2 cos (2π(t + nT/16) + φ} = 2/πsin π τ/T (1+2cosπ/8 +2cosπ/4) ・cos (2πt+φ) …( 2) As can be seen by comparing equations (1) and (2), the amplitude of the fundamental wave component S 2 is equal to ( 1 +2cosπ/8
+2cosπ/4), and the phase remains unchanged. In other words, as explained in FIG. 1, the center time T 1 of the center pulses T and T does not change. In this way, it is possible to obtain a signal whose phase does not change, but whose amplitude is varied by a known value according to the control signal. In the case of 3 and 7 pulses, signals differing only in amplitude are obtained from the output terminal 3 in the same manner. The width τ of the output pulse of the monostable multi-H is set to a value smaller than the period of the pulse signal. This is because when the pulse width τ is larger than the pulse period, the second transition time of the final pulse of the signal Q is delayed, that is, it is no longer symmetrical at the center time T 1 of the center pulse, and the phase changes. In addition, monostable multi-H makes the period of high level (logic 1) as long as possible in one cycle of signal A.
That is, it is used to obtain higher energy, so it is not necessarily necessary. Therefore, instead of this embodiment, the output of the AND gate C8 may be applied directly to the low-pass filter F2 . As explained above, in this embodiment, the fundamental wave component from the signal B is supplied to the output terminal 2 via the low-pass filter F1 , and its phase and amplitude are known and always constant. The output terminal 3 is then supplied with a signal having a known amplitude and no phase shift determined by the control signals applied to the X, Y, and Z terminals, as described in detail. In FIG. 2, the 4-bit binary counter A is used to divide the signal A into 16 equal parts at most, but the present invention is not limited to this, and any number of equal parts may be used as long as the number is 4 or more.
第1図は本願発明の概念を示す図。第2図は本
発明にかかる信号発生器の一実施例の回路図。第
3図は第2図の各部の信号波形を示す図。
A:4ビツト・バイナリカウンタ、B:デコー
ド、C1〜C8:ANDゲート、D:ORゲート、
E:インバータ、F1,F2:ローパスフイルタ、
H:単安定マルチバイブレータ。
FIG. 1 is a diagram showing the concept of the present invention. FIG. 2 is a circuit diagram of an embodiment of a signal generator according to the present invention. FIG. 3 is a diagram showing signal waveforms at various parts in FIG. 2. A: 4-bit binary counter, B: decode, C1 to C8 : AND gate, D: OR gate,
E: Inverter, F 1 , F 2 : Low pass filter,
H: Monostable multivibrator.
Claims (1)
数の分周信号を生成する分周手段と、 前記分周信号の最小周波数信号と同じ周期で、
前記最小周波数信号を除く前記複数の分周信号を
デコードするデコード手段と、 前記デコード手段の複数の出力信号を制御信号
に応答して選択的に組み合わせて固定のパルス中
心時刻を有する所望のパルス幅の信号を出力する
組み合わせ手段と、 前記組み合わせ手段の出力信号のパルス幅と同
じ時間だけ、前記入力パルス信号を通過させるゲ
ート手段と、 前記最小周波数信号と前記ゲート手段の出力信
号の高調波成分を除去するローパスフイルタを設
け、 前記ゲート手段のパルス出力信号の中心パルス
のパルス中心時刻が一定で、そのパルス数のみが
可変されることを特徴とする信号発生器。 2 特許請求の範囲第1項記載の信号発生器にお
いて、前記ゲート手段は入力パルス信号を反転さ
せるインバータと前記組み合わせ手段の出力と前
記インバータの出力が接続されるANDゲートか
らなることを特徴とする。 3 特許請求の範囲第1項記載の信号発生器にお
いて、前記分周回路は4ビツト・バイナリカウン
タであることを特徴とする。 4 特許請求の範囲第1項記載の信号発生器にお
いて、前記組み合わせ手段は、前記デコーダの出
力信号と前記制御信号が入力する複数個のAND
ゲートと前記複数個のANDゲートの出力信号が
入力するORゲートと前記ORゲートの出力信号
と前記最小周波数分周信号が入力するANDゲー
トを含むことを特徴とする。[Claims] 1. Frequency dividing means for generating a plurality of frequency division signals having different frequency division ratios from an input pulse signal;
decoding means for decoding the plurality of frequency-divided signals excluding the minimum frequency signal; and selectively combining the plurality of output signals of the decoding means in response to a control signal to obtain a desired pulse width having a fixed pulse center time. combining means for outputting a signal; gate means for passing the input pulse signal for a time equal to the pulse width of the output signal of the combination means; and harmonic components of the minimum frequency signal and the output signal of the gate means. A signal generator comprising a low-pass filter for removing the signal, wherein the pulse center time of the center pulse of the pulse output signal of the gate means is constant, and only the number of pulses is variable. 2. The signal generator according to claim 1, wherein the gate means comprises an inverter for inverting the input pulse signal and an AND gate to which the output of the combination means and the output of the inverter are connected. . 3. The signal generator according to claim 1, wherein the frequency dividing circuit is a 4-bit binary counter. 4. In the signal generator according to claim 1, the combination means includes a plurality of ANDs to which the output signal of the decoder and the control signal are input.
The present invention is characterized in that it includes a gate, an OR gate to which output signals of the plurality of AND gates are input, and an AND gate to which output signals of the OR gate and the minimum frequency divided signal are input.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6540781A JPH0234203B2 (en) | 1981-04-28 | 1981-04-28 | SHINGOHATSUSEIKI |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6540781A JPH0234203B2 (en) | 1981-04-28 | 1981-04-28 | SHINGOHATSUSEIKI |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57180227A JPS57180227A (en) | 1982-11-06 |
JPH0234203B2 true JPH0234203B2 (en) | 1990-08-02 |
Family
ID=13286136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6540781A Expired - Lifetime JPH0234203B2 (en) | 1981-04-28 | 1981-04-28 | SHINGOHATSUSEIKI |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0234203B2 (en) |
-
1981
- 1981-04-28 JP JP6540781A patent/JPH0234203B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS57180227A (en) | 1982-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960005207B1 (en) | Digitally controlled phase locked loop system | |
JPH0129469B2 (en) | ||
US5247469A (en) | Digital frequency synthesizer and method with vernier interpolation | |
JPH03253108A (en) | Direct digital synthesizer and signal generation | |
US4061909A (en) | Variable waveform synthesizer using digital circuitry | |
US3995222A (en) | Sinusoidal waveform generator | |
US3870970A (en) | Frequency dividing circuit | |
US3792360A (en) | Multi-frequency signal generator | |
JP3649874B2 (en) | Frequency divider circuit | |
JPH0234203B2 (en) | SHINGOHATSUSEIKI | |
US4347403A (en) | Electrical waveform synthesizer | |
JPH06216646A (en) | Sine wave generator | |
US4066952A (en) | Phase measuring apparatus | |
JPH06224748A (en) | Variable frequency divider circuit | |
JPH0215374Y2 (en) | ||
JPH06104740A (en) | Measuring circuit for edge time of input signal and digital pll device | |
JPH0330515A (en) | Digital phase locked loop | |
SU1451830A1 (en) | Program-controlled sine-wave oscillator | |
SU1714785A2 (en) | Former of random signals | |
SU1569962A2 (en) | Univibrator | |
SU1223329A1 (en) | Frequency multiplier | |
JPH0514153A (en) | Two-phase clock signal generating circuit | |
SU1674097A1 (en) | D-a generator with variable signal spectrum | |
JPS58114508A (en) | Programmable frequency generator | |
JPS603565A (en) | Testing device |