JPH0514153A

JPH0514153A - Two-phase clock signal generating circuit

Info

Publication number: JPH0514153A
Application number: JP3164300A
Authority: JP
Inventors: Kazuyuki Moritake; 一之森竹
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-07-04
Filing date: 1991-07-04
Publication date: 1993-01-22

Abstract

PURPOSE:To generate complementary two-phase clock signals changing simultaneously in which there is no time difference between an output of a noninverting clock signal and an output of an inverting clock signal. CONSTITUTION:An in-phase signal resulting from a signal given to a lock signal input terminal 1 passing through 2-stages of inverse logic elements 4, 5 and an in-phase signal resulting from the signal given to the clock signal input terminal 1 passing through 4-stages of inverse logic elements 4, 6, 7, 8 are synthesized and the in-phase clock signal is generated at an output terminal 2. Simultaneously, an antiphase signal passing through 3-stages of inverse logic elements 4, 6, 7 is outputted to the output terminal 3 as an antiphase clock signal. Thus, the complementary two-phase clock signals changing simultaneously in which there is no time difference between an output of an in-phase clock signal and an output of an antiphase clock signal are generated by receiving a single-phase clock signal.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はディジタル回路におい
て、単相のクロック信号の入力から正相、逆相のコンプ
リメンタリ・クロック信号を生成する二相クロック信号
発生回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a two-phase clock signal generation circuit for generating a positive-phase and negative-phase complementary clock signal from a single-phase clock signal input in a digital circuit.

【０００２】[0002]

【従来の技術】近年、電子機器のディジタル化が進むと
ともに、そのキーデバイスとなるアナログ・ディジタル
変換器（Ａ／Ｄ変換器）、ディジタル・アナログ変換器
（Ｄ／Ａ変換器）の高精度化が求められるようになって
きた。そして、Ｄ／Ａ変換器の高精度化には、その構成
要素である電流スイッチの切り換えタイミングを制御す
る二相クロック信号発生回路の高精度化が必要である。2. Description of the Related Art In recent years, with the progress of digitization of electronic devices, the accuracy of analog / digital converters (A / D converters) and digital / analog converters (D / A converters), which are the key devices, has been improved. Has come to be required. In order to improve the accuracy of the D / A converter, it is necessary to improve the accuracy of the two-phase clock signal generation circuit that controls the switching timing of the current switch that is a component thereof.

【０００３】以下、従来の二相クロック信号発生回路に
ついて図２および図４を参照しながら説明する。図２は
従来の二相クロック信号発生回路の構成の一例を、ま
た、図４は従来の二相クロック信号発生回路の各ノード
の波形をそれぞれ示した図である。A conventional two-phase clock signal generation circuit will be described below with reference to FIGS. 2 and 4. FIG. 2 is a diagram showing an example of the configuration of a conventional two-phase clock signal generation circuit, and FIG. 4 is a diagram showing waveforms at respective nodes of the conventional two-phase clock signal generation circuit.

【０００４】図２において、１はクロック信号入力端
子、２、３はクロック信号出力端子、４〜７は反転論理
素子である。図４において、９は図２のクロック信号出
力端子３に得られる出力信号の波形、１０は図２のクロ
ック信号出力端子２に得られる出力信号の波形である。In FIG. 2, 1 is a clock signal input terminal, 2 and 3 are clock signal output terminals, and 4 to 7 are inverting logic elements. In FIG. 4, 9 is the waveform of the output signal obtained at the clock signal output terminal 3 of FIG. 2, and 10 is the waveform of the output signal obtained at the clock signal output terminal 2 of FIG.

【０００５】図２に示した二相クロック信号発生回路に
おいて、まず、クロック信号入力端子１の信号がハイレ
ベル（Ｖ_H）からローレベル（Ｖ_L）に変化すると、反転
論理素子４の出力はその伝搬遅延分（τ_d）の時間遅れ
でローレベル（Ｖ_L）からハイレベル（Ｖ_H）に変化す
る。そして、クロック信号出力端子２に出力される信号
は、反転論理素子４，５の計二段分の伝搬遅延による時
間遅れ（２τ_d）でハイレベル（Ｖ_H）からローレベル
（Ｖ_L）に変化する。一方、クロック信号出力端子３に
出力される信号は、反転論理素子４，６，７の計三段分
の伝搬遅延による時間遅れ（３τ_d）でローレベル
（Ｖ_L）からハイレベル（Ｖ_H）に変化する。つまり、ク
ロック信号入力端子１の信号に対して、クロック信号出
力端子２には２τ _dの時間差で同相信号１０が出力さ
れ、クロック信号出力端子３には３τ_dの時間差で逆相
信号９が出力される。In the two-phase clock signal generation circuit shown in FIG.
First, the signal at the clock signal input terminal 1 goes high
Bell (V_H) To low level (V_L) Changes to reverse
The output of the logic element 4 is the propagation delay (τ_d) Time delay
At low level (V_L) To high level (V_H)
It The signal output to the clock signal output terminal 2
Is the time due to the propagation delay of a total of two stages of inverting logic elements 4 and 5.
Delay (2τ_d) At high level (V_H) To low level
(V_L). On the other hand, the clock signal output terminal 3
The output signal is a total of three stages of inverting logic elements 4, 6 and 7.
Delay due to the propagation delay of (3τ_d) At low level
(V_L) To high level (V_H). That is,
Clock signal is output for the lock signal input terminal 1 signal
2τ for force terminal 2 _dIn-phase signal 10 is output due to the time difference of
And 3τ at the clock signal output terminal 3._dOpposite phase due to time difference
The signal 9 is output.

【０００６】以上の動作で、単相クロック信号入力信号
からコンプリメンタリ二相クロック信号が生成される。By the above operation, the complementary two-phase clock signal is generated from the single-phase clock signal input signal.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、クロック信号入力端子１とクロック信
号出力端子２（正相）との間にある反転論理素子の段数
と、クロック信号出力端子３（逆相）との間にある反転
論理素子の段数とが異なるために、それぞれの信号の伝
搬遅延に差ができる。つまり、正相クロック信号と逆相
クロック信号が同時に変化せず、正相クロック信号出力
と逆相クロック信号出力には反転論理素子一段分の伝搬
遅延差（τ_d）が発生するという問題があった。However, in the above-mentioned conventional configuration, the number of inverting logic elements between the clock signal input terminal 1 and the clock signal output terminal 2 (positive phase) and the clock signal output terminal 3 are required. Since there is a difference in the number of inverting logic elements between (reverse phase), there is a difference in the propagation delay of each signal. In other words, there is a problem in that the positive-phase clock signal and the negative-phase clock signal do not change at the same time, and the positive-phase clock signal output and the negative-phase clock signal output have a propagation delay difference (τ _d ) corresponding to one stage of the inverting logic element. It was

【０００８】本発明は、上記従来の問題を解決するもの
で、正相クロック信号出力と逆相クロック信号出力の時
間差がなく、同時に変化するコンプリメンタリ二相クロ
ック信号を生成することが可能な二相クロック信号発生
回路を提供することを目的とする。The present invention solves the above-mentioned conventional problem, and there is no time difference between the positive-phase clock signal output and the negative-phase clock signal output, and it is possible to generate a complementary two-phase clock signal that changes simultaneously. An object is to provide a clock signal generation circuit.

【０００９】[0009]

【課題を解決するための手段】上記の目的を達成するた
めに本発明の二相クロック信号発生回路は、クロック信
号入力端子に与えられた信号が反転論理素子を二段通っ
た正相信号と反転論理素子を四段通った正相信号を合成
して正相クロック信号を発生させると同時に、反転論理
素子を三段通った逆相信号を逆相クロック信号にすると
いう構成を有している。To achieve the above object, in a two-phase clock signal generating circuit of the present invention, a signal applied to a clock signal input terminal is a positive-phase signal which passes through two inverting logic elements. A positive phase signal that has passed through four stages of inverting logic elements is synthesized to generate a positive phase clock signal, and at the same time, a negative phase signal that has passed through three stages of inverting logic elements is made into a negative phase clock signal. ..

【００１０】[0010]

【作用】この構成によって、単相クロック信号を入力と
して、正相クロック信号出力と逆相クロック信号出力に
時間差がなく同時に変化するコンプリメンタリ二相クロ
ック信号を生成することができる。With this configuration, it is possible to generate a complementary two-phase clock signal in which the single-phase clock signal is input and the positive-phase clock signal output and the negative-phase clock signal output change simultaneously with no time difference.

【００１１】[0011]

【実施例】以下、本発明の一実施例について、図１およ
び図３を参照しながら説明する。図１は本実施例におけ
る二相クロック信号発生回路の構成を示す図であり、図
３は本実施例の各ノードの波形を示す図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a diagram showing a configuration of a two-phase clock signal generation circuit in this embodiment, and FIG. 3 is a diagram showing waveforms at respective nodes in this embodiment.

【００１２】本実施例は、図２に示した構成の二相クロ
ック信号発生回路の反転論理素子５，７の出力端間に反
転論理素子８を挿入接続した構成をしている。In this embodiment, an inversion logic element 8 is inserted and connected between the output terminals of the inversion logic elements 5 and 7 of the two-phase clock signal generating circuit having the configuration shown in FIG.

【００１３】図３において、１１は反転論理素子８の出
力と反転論理素子５の出力とを結合しない時の反転論理
素子５の出力信号の波形、１２はその時の反転論理素子
８の出力信号の波形、１３は出力信号１１，１２を合成
したクロック信号出力端子２に得られる出力信号の波形
である。In FIG. 3, 11 is the waveform of the output signal of the inverting logic element 5 when the output of the inverting logic element 8 and the output of the inverting logic element 5 are not coupled, and 12 is the output signal of the inverting logic element 8 at that time. A waveform 13 is a waveform of the output signal obtained at the clock signal output terminal 2 which is a combination of the output signals 11 and 12.

【００１４】本実施例において、まずクロック信号入力
端子１に印加された入力信号がハイレベル（Ｖ_H）から
ローレベル（Ｖ_L）に変化すると、反転論理素子４の出
力はその伝搬遅延分（τ_d）の時間遅れでローレベル
（Ｖ_L）からハイレベル（Ｖ_H）に変化する。クロック信
号出力端子３に得られる出力信号は、反転論理素子４，
６，７の計三段分の伝搬遅延による時間遅れ（３τ_d）
でローレベル（Ｖ_L）からハイレベル（Ｖ_H）に変化す
る。一方、図１において転論理素子５の出力と反転論理
素子８の出力とが結合されていないとすると、反転論理
素子５の出力は反転論理素子４，５の計二段分の伝搬遅
延による時間遅れ（２τ_d）で、図３の信号波形１１の
ようにハイレベル（Ｖ_H）からローレベル（Ｖ_L）に変化
し、反転論理素子８の出力が反転論理素子４，６，７，
８の計四段分の伝搬遅延による時間遅れ（４τ_d）で、
図３の信号波形１２のようにハイレベル（Ｖ_H）からロ
ーレベル（Ｖ_L）に変化する。In the present embodiment, first, when the input signal applied to the clock signal input terminal 1 changes from the high level (V _H ) to the low level (V _L ), the output of the inverting logic element 4 corresponds to its propagation delay ( It changes from the low level ( _VL ) to the high level ( _VH ) with a time delay of τ _d ). The output signal obtained at the clock signal output terminal 3 is the inverting logic element 4,
Time delay (3τ _d ) due to propagation delay of a total of 3 and 6 stages
Changes from low level ( _VL ) to high level ( _VH ). On the other hand, in FIG. 1, assuming that the output of the inversion logic element 5 and the output of the inversion logic element 8 are not coupled, the output of the inversion logic element 5 is the time due to the propagation delay of a total of two stages of the inversion logic elements 4 and 5. With a delay (2 τ _d ), the output changes from the high level (V _H ) to the low level (V _L ) as shown by the signal waveform 11 in FIG.
With a time delay (4τ _d ) due to a total of four stages of propagation delay,
As shown by the signal waveform 12 in FIG. 3, the high level (V _H ) changes to the low level (V _L ).

【００１５】本実施例では、反転論理素子５と反転論理
素子８の出力がクロック信号出力端子２で結合されてお
り、クロック信号出力端子２の信号は、図３に示すよう
に、反転論理素子５の出力信号と反転論理素子８の出力
信号の合成（平均電圧）信号１３となり、等価的に反転
論理素子三段分の伝搬遅延による時間遅れ（３τ_d）で
ハイレベル（Ｖ_H）からローレベル（Ｖ_L）に変化する。
つまり、クロック信号入力端子１の信号に対して、クロ
ック信号出力端子２には３τ_dの時間差で同相信号が出
力され、同時にクロック信号出力端子３には３τ_dの等
しい時間差で逆相信号が出力される。In this embodiment, the outputs of the inverting logic element 5 and the inverting logic element 8 are combined at the clock signal output terminal 2, and the signal at the clock signal output terminal 2 is, as shown in FIG. The output signal of 5 and the output signal of the inverting logic element 8 become a composite (average voltage) signal 13, and equivalently, from a high level (V _H ) to a low level with a time delay (3τ _d ) due to the propagation delay of three stages of inverting logic elements. It changes to the level ( _VL ).
That is, the in-phase signal is output to the clock signal output terminal 2 with a time difference of 3τ _d with respect to the signal of the clock signal input terminal 1, and at the same time, the anti-phase signal is output to the clock signal output terminal 3 with an equal time difference of 3τ _d. Is output.

【００１６】以上のように本実施例によれば、クロック
信号入力端子に与えられた信号が反転論理素子を二段通
った正相信号と反転論理素子を四段通った正相信号を合
成して正相クロック信号を発生させると同時に、反転論
理素子を三段通った逆相信号を逆相クロック信号にする
という構成により、単相クロック信号を入力として、正
相クロック信号出力と逆相クロック信号出力に時間差が
なく同時に変化するコンプリメンタリ二相クロック信号
を生成することができる。As described above, according to this embodiment, a signal applied to the clock signal input terminal is combined with a positive phase signal having two stages of inverting logic elements and a positive phase signal having four stages of inverting logic elements. Generate a positive-phase clock signal, and at the same time generate a negative-phase clock signal that is a negative-phase signal that has passed through three stages of inverting logic elements, the single-phase clock signal is input and the positive-phase clock signal output and the negative-phase clock signal are input. It is possible to generate a complementary two-phase clock signal in which signal outputs have no time difference and change simultaneously.

【００１７】[0017]

【発明の効果】本発明は、クロック信号入力端子に与え
られた信号が反転論理素子を二段通った正相信号と反転
論理素子を四段通った正相信号を合成して正相クロック
信号を発生させると同時に、反転論理素子を三段通った
逆相信号を逆相クロック信号にするという構成により、
単相クロック信号を入力として、正相クロック信号出力
と逆相クロック信号出力に時間差がなく同時に変化する
コンプリメンタリ二相クロック信号を生成することので
きる優れた二相クロック信号発生回路を実現できるもの
である。According to the present invention, the positive phase clock signal is obtained by synthesizing the positive phase signal in which the signal applied to the clock signal input terminal passes through the inverted logic element in two stages and the positive phase signal in which the signal passed through the inverted logic element in four stages. At the same time as generating the, the configuration in which the anti-phase signal that has passed through three stages of the inverting logic element is the anti-phase clock signal,
It is possible to realize an excellent two-phase clock signal generation circuit that can input a single-phase clock signal and generate a complementary two-phase clock signal in which the positive-phase clock signal output and the negative-phase clock signal output change simultaneously with no time difference. is there.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例における二相クロック信号発
生回路の構成図FIG. 1 is a configuration diagram of a two-phase clock signal generation circuit according to an embodiment of the present invention.

【図２】従来の二相クロック信号発生回路の構成図FIG. 2 is a configuration diagram of a conventional two-phase clock signal generation circuit.

【図３】図１に示した本発明の一実施例における各ノー
ドの波形を示す図FIG. 3 is a diagram showing waveforms at each node in the embodiment of the present invention shown in FIG.

【図４】従来の二相クロック信号発生回路における各ノ
ードの波形を示す図FIG. 4 is a diagram showing a waveform of each node in a conventional two-phase clock signal generation circuit.

【符号の説明】[Explanation of symbols]

１クロック信号入力端子２，３クロック信号出力端子４〜８反転論理素子 1 clock signal input terminal 2 and 3 clock signal output terminal 4 to 8 inverted logic element

Claims

【特許請求の範囲】【請求項１】入力端子がクロック信号入力端子に接続さ
れた第一の反転論理素子と、入力端子が前記第一の反転
論理素子の出力端子に接続され、出力端子が第一のクロ
ック信号出力端子に接続された第二の反転論理素子と、
入力端子が前記第一の反転論理素子の出力端子に接続さ
れた第三の反転論理素子と、入力端子が前記第三の反転
論理素子の出力端子に接続され、出力端子が第二のクロ
ック信号出力端子に接続された第四の反転論理素子と、
入力端子が前記第四の反転論理素子の出力端子に接続さ
れ、出力が前記第二の反転論理素子の出力端子に接続さ
れた二相クロック信号発生回路。Claim: What is claimed is: 1. A first inverting logic element having an input terminal connected to a clock signal input terminal, an input terminal connected to an output terminal of the first inverting logic element, and an output terminal A second inverting logic element connected to the first clock signal output terminal,
A third inverting logic element whose input terminal is connected to the output terminal of the first inverting logic element, and whose input terminal is connected to the output terminal of the third inverting logic element and whose output terminal is the second clock signal. A fourth inverting logic element connected to the output terminal,
A two-phase clock signal generation circuit having an input terminal connected to an output terminal of the fourth inverting logic element and an output connected to an output terminal of the second inverting logic element.