JPH0230149A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
- Publication number
- JPH0230149A JPH0230149A JP18050388A JP18050388A JPH0230149A JP H0230149 A JPH0230149 A JP H0230149A JP 18050388 A JP18050388 A JP 18050388A JP 18050388 A JP18050388 A JP 18050388A JP H0230149 A JPH0230149 A JP H0230149A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- doped
- semiconductor
- electrode
- barrier layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 9
- 125000005842 heteroatom Chemical group 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 230000004888 barrier function Effects 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000013078 crystal Substances 0.000 claims abstract description 13
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 27
- 239000012535 impurity Substances 0.000 abstract description 18
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000005533 two-dimensional electron gas Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 229910017401 Au—Ge Inorganic materials 0.000 description 2
- 229910018885 Pt—Au Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 210000004498 neuroglial cell Anatomy 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明はへテロ接合界面の乏次元電子ガスを利る。
(ロ)従来の技術
半導体結晶基板上に、基板結晶より禁止帯幅の大きい半
導体の結晶を積層したヘテロ接合電界効果トランジスタ
(以下、ヘテロ接合FETという)は、ある条件下でヘ
テロ接合界面に2次元電子ガスを形成することが知られ
ている。超高速半導体装置として最近注目を集めている
高電子移動トラン〉スフ(HEMT)も前記へテロ接合
界面の・2次元電子ガスを利用した装置である(例えば
、JAPANE5E JOLIRNAL OF AP
PLIED PIIYSIC5VOL 19NO,5,
MAY、 1980 pp、 1.225− L22
7’ A NewF 1eld−Effect T
ransistor with 5electiv
elyDoped GaAs/n−A l xGa+−
x As Hetetojunctions J 、特
公昭59−53714号公報参照)。
導体の結晶を積層したヘテロ接合電界効果トランジスタ
(以下、ヘテロ接合FETという)は、ある条件下でヘ
テロ接合界面に2次元電子ガスを形成することが知られ
ている。超高速半導体装置として最近注目を集めている
高電子移動トラン〉スフ(HEMT)も前記へテロ接合
界面の・2次元電子ガスを利用した装置である(例えば
、JAPANE5E JOLIRNAL OF AP
PLIED PIIYSIC5VOL 19NO,5,
MAY、 1980 pp、 1.225− L22
7’ A NewF 1eld−Effect T
ransistor with 5electiv
elyDoped GaAs/n−A l xGa+−
x As Hetetojunctions J 、特
公昭59−53714号公報参照)。
第3図はAρG aA s−G aA sヘテロ接合を
用いた従来のHEMTの模式的断面構造図であり、同図
により以下にその製造方法を説明する。
用いた従来のHEMTの模式的断面構造図であり、同図
により以下にその製造方法を説明する。
まず、半絶縁性GaAs基板(21)上に分子線エビタ
キシ(MBE)技術または有機金属エピタキシ(OMV
PE>技術ニヨリ、ノンドープGlIA!IJI(22
)を1−の厚さまで成長させ、該ノンドープG aA
sMj (22)上にノンドープAlxGa、−xAs
層(23)を0〜60人の厚さまで成長させ、次に該ノ
ンドープA J! xG a、−xA sJ!1(23
)上にSiドープAりxG a、−xA 5Jli (
S ia度: 0.5〜2.OX 10”ClTl−’
)(24)を250〜450人の厚さまで成長させ、き
らに該SiドープAlxGa、−xAs層(24)上に
SiドープGaASWI(Si4度: 0.1〜5.0
X10”an−3)(25)を100〜1500人の厚
さまで成長きせる。ここで、Xは略0.3である。
キシ(MBE)技術または有機金属エピタキシ(OMV
PE>技術ニヨリ、ノンドープGlIA!IJI(22
)を1−の厚さまで成長させ、該ノンドープG aA
sMj (22)上にノンドープAlxGa、−xAs
層(23)を0〜60人の厚さまで成長させ、次に該ノ
ンドープA J! xG a、−xA sJ!1(23
)上にSiドープAりxG a、−xA 5Jli (
S ia度: 0.5〜2.OX 10”ClTl−’
)(24)を250〜450人の厚さまで成長させ、き
らに該SiドープAlxGa、−xAs層(24)上に
SiドープGaASWI(Si4度: 0.1〜5.0
X10”an−3)(25)を100〜1500人の厚
さまで成長きせる。ここで、Xは略0.3である。
その後、このようにして形成されたヘテロエピタキンヤ
ル基板上にAu−Ge/Ni等からなるオーミンク金属
を蒸着し、リフトオフ法によりソース電極形成部および
ドレイン電極形成部に該金属を残し、合金化を行ってオ
ーミック領域をSiドープG aA s暦(25)、S
iドープA 1 xG at−xA s層く24)、ノ
ンドープAlxGa、−xAs層(23)、およびノン
ドープGaAs層(22)内に貫通させてソース電極(
26〉、ドレイン電極(27)を形成する。
ル基板上にAu−Ge/Ni等からなるオーミンク金属
を蒸着し、リフトオフ法によりソース電極形成部および
ドレイン電極形成部に該金属を残し、合金化を行ってオ
ーミック領域をSiドープG aA s暦(25)、S
iドープA 1 xG at−xA s層く24)、ノ
ンドープAlxGa、−xAs層(23)、およびノン
ドープGaAs層(22)内に貫通させてソース電極(
26〉、ドレイン電極(27)を形成する。
前記ソース電極(26)とドレイン電極(27)間のS
iドープG a A 5Jfll (25)を除去し、
リセス部(28)を形成し、このりセス部(28)上に
ゲート電極(29)を形成する。このゲート電極(29
)はAlまたはTi−Pt−Au等をソース電極(26
)とドレイン電極(27)の間にリフトオフ法により選
択的に被着することにより形成される。
iドープG a A 5Jfll (25)を除去し、
リセス部(28)を形成し、このりセス部(28)上に
ゲート電極(29)を形成する。このゲート電極(29
)はAlまたはTi−Pt−Au等をソース電極(26
)とドレイン電極(27)の間にリフトオフ法により選
択的に被着することにより形成される。
上述した如き製造方法により作製されたHEMTにおい
ては、ノンドープA RxG at−xA s層(23
)とノンドープGaAs層(22)とのへテロ接合界面
の核層(22)側に2次元電子ガスチャンネル(30)
が形成される。SiドープA l xG a、−xA
5Jil(24)がゲート電極(29)のショットキバ
リアΦm及びノンドブGaAs層(22)とノンドープ
A pxGa、−xAs層(23)の電子親和力の差に
よる伝導帯エネルギ差ΔEcにより空乏化し、正にイオ
ン化した不純物により、ノンドープA It xGat
−xAs層(23)とノンドープG aA 5Hj(2
2)とのへテロ接合界面に負電荷を持つ電子が誘起され
、該2次元電子ガスチャンネル(30)が形成される。
ては、ノンドープA RxG at−xA s層(23
)とノンドープGaAs層(22)とのへテロ接合界面
の核層(22)側に2次元電子ガスチャンネル(30)
が形成される。SiドープA l xG a、−xA
5Jil(24)がゲート電極(29)のショットキバ
リアΦm及びノンドブGaAs層(22)とノンドープ
A pxGa、−xAs層(23)の電子親和力の差に
よる伝導帯エネルギ差ΔEcにより空乏化し、正にイオ
ン化した不純物により、ノンドープA It xGat
−xAs層(23)とノンドープG aA 5Hj(2
2)とのへテロ接合界面に負電荷を持つ電子が誘起され
、該2次元電子ガスチャンネル(30)が形成される。
ゲート電極(29)の電解効果により2次元電子ガスナ
ヘ・ンネル(30)を通過する電子を制御することによ
り、第3図に示す装置はHEMTとしてトランジスタ動
作を行なう。
ヘ・ンネル(30)を通過する電子を制御することによ
り、第3図に示す装置はHEMTとしてトランジスタ動
作を行なう。
なお、SiドープA l xGa、−xAs層(24)
表面は非常に活性で、表面酸化や不純物吸着等が生じ不
安定になり易く、良好なオーミンク電極形成が困難なの
で、SiドープGaAs層(25)を設けている。
表面は非常に活性で、表面酸化や不純物吸着等が生じ不
安定になり易く、良好なオーミンク電極形成が困難なの
で、SiドープGaAs層(25)を設けている。
第4図は従来のHE M Tのゲート電極(29) −
5iドープA l xG a、−xA sJi!(24
)−ノンドープAl xG a、−xA sMj(23
)−ノンドープGaAs層(22)に亘る伝導帯エネル
ギ図である0図中B+領域はSiドープAlxGa、−
xAs層(24)に、B、領域はノンドープA l x
G a、−xA s層(23〉に、B、領域は2次元電
子ガスチ・ヤンネル(30)に、B、領域はノンドープ
GaAs層(22)に夫々対応しており、禁止帯幅はB
、及びB、領域が略1.80eV、 Bs及びB、領域
が1.43eVである。また、B、領域とB、領域との
界面すなわちA fl xG at−xA s暦(23
)とGaAs層(22)との−・テロ接合界面の伝導帯
エネルギ差は略0.32eVである。該へテロ接合界面
ではA、exGa。
5iドープA l xG a、−xA sJi!(24
)−ノンドープAl xG a、−xA sMj(23
)−ノンドープGaAs層(22)に亘る伝導帯エネル
ギ図である0図中B+領域はSiドープAlxGa、−
xAs層(24)に、B、領域はノンドープA l x
G a、−xA s層(23〉に、B、領域は2次元電
子ガスチ・ヤンネル(30)に、B、領域はノンドープ
GaAs層(22)に夫々対応しており、禁止帯幅はB
、及びB、領域が略1.80eV、 Bs及びB、領域
が1.43eVである。また、B、領域とB、領域との
界面すなわちA fl xG at−xA s暦(23
)とGaAs層(22)との−・テロ接合界面の伝導帯
エネルギ差は略0.32eVである。該へテロ接合界面
ではA、exGa。
−xAs層(23)とG a A rJl(22)とが
いずれもノンドープであり、しかもSiドープA l
xGa、−xAsJ!(24〉のイオン化した不純物と
分離されるためイオン化不純物が極めて少なく、ソース
電極(26)とドレイン電極(27)との間に電圧を印
加すると電子はイ>ノンによる散乱が少ないため高速で
動作する。
いずれもノンドープであり、しかもSiドープA l
xGa、−xAsJ!(24〉のイオン化した不純物と
分離されるためイオン化不純物が極めて少なく、ソース
電極(26)とドレイン電極(27)との間に電圧を印
加すると電子はイ>ノンによる散乱が少ないため高速で
動作する。
なお、誘起される2次元電子ガス?a度n、は約5×1
0”cm−’テアル@ (ハ)発明が解決しようとする課題 ところで、上述したHEMTにおいて、SiドープA
l xQa、−xAs層(24)の不純物濃度を高く設
定すると、ゲート電極(29)下の空乏層厚さが薄くな
り、ゲート容量cgsが大きく、そして、ゲート耐圧V
□が小きくなるという問題がある。
0”cm−’テアル@ (ハ)発明が解決しようとする課題 ところで、上述したHEMTにおいて、SiドープA
l xQa、−xAs層(24)の不純物濃度を高く設
定すると、ゲート電極(29)下の空乏層厚さが薄くな
り、ゲート容量cgsが大きく、そして、ゲート耐圧V
□が小きくなるという問題がある。
また、SiドープA j! xG a、−xA s、@
(24)の不M物濃度を低く設定すると、2次元電子
ガス濃度n。
(24)の不M物濃度を低く設定すると、2次元電子
ガス濃度n。
が低下し、ゲート・ソース間抵抗R3が大きくなリ、相
互コンダクタンスgmは小きくなるという問題がある。
互コンダクタンスgmは小きくなるという問題がある。
本発明は上述の両問題に鑑み為されたものであって、ト
ランジスタ性能の優れた(ゲート春風Cgsが小、ゲー
ト耐圧■。が大、相互コンダクタンス、g、、が大)H
EMTを提供しようとするものである。
ランジスタ性能の優れた(ゲート春風Cgsが小、ゲー
ト耐圧■。が大、相互コンダクタンス、g、、が大)H
EMTを提供しようとするものである。
<二〉 課題を解決するための手段
本発明は、半絶縁性結晶基板と、この半絶縁性結晶基板
上に設けられた電子供給層と、この電子供給ff1.)
:に設けられた半導体グーヤンネル届と、この半導体チ
ャンネル層上に設けられた半導体障壁層と、この半導体
障壁層上に設けられた入力電極及び出力電極と、前記入
力電極と前記出力電極の間に設けられた制御電極とを備
え、前記電子供給層は不純物を含み、前記半導体チャン
ネル層及び前記半導体障壁層はノンドープであり、かつ
、前記電子供給層及び前記半導体障壁層の禁止帯幅は前
記半導体チャンネル層の禁止帯幅よりも大きいことを特
徴とするヘテロ接合電界効果トランジスタである。
上に設けられた電子供給層と、この電子供給ff1.)
:に設けられた半導体グーヤンネル届と、この半導体チ
ャンネル層上に設けられた半導体障壁層と、この半導体
障壁層上に設けられた入力電極及び出力電極と、前記入
力電極と前記出力電極の間に設けられた制御電極とを備
え、前記電子供給層は不純物を含み、前記半導体チャン
ネル層及び前記半導体障壁層はノンドープであり、かつ
、前記電子供給層及び前記半導体障壁層の禁止帯幅は前
記半導体チャンネル層の禁止帯幅よりも大きいことを特
徴とするヘテロ接合電界効果トランジスタである。
(ホ)作用
2次元1子ガス濃度n、はヘテロ接合界面での電界強度
をFil、電子供給層の誘を率をε、とすると、n s
” F 1xε、/q(ただし、qは電子の電荷)とな
り、F12は電子供給層の不純物濃度N!に依存する。
をFil、電子供給層の誘を率をε、とすると、n s
” F 1xε、/q(ただし、qは電子の電荷)とな
り、F12は電子供給層の不純物濃度N!に依存する。
本発明によれば、電子供給層は半導体チャンネル層より
も基板間にあるため、不純物mfN、をI−・分大きく
しても、制御電極のショットキ特性への彩りは・J−い
い。また、制御電極はノンドープの゛ト導体障V層とに
設けられるため、該障壁mを十分厚くしても、制御電極
下は空乏化する。
も基板間にあるため、不純物mfN、をI−・分大きく
しても、制御電極のショットキ特性への彩りは・J−い
い。また、制御電極はノンドープの゛ト導体障V層とに
設けられるため、該障壁mを十分厚くしても、制御電極
下は空乏化する。
(へ)実施例
第1図は本発明に係るヘテロ接合を用いたHEM Tの
模式的断面構造図であり、同図により以下にその製造方
法を説明する。
模式的断面構造図であり、同図により以下にその製造方
法を説明する。
上ず、半絶縁性GaAs基板(半絶縁性結晶基板)(1
)上にMBE技術によりバッファ層となるノンドープA
I! xG at−xA s層(2)を5000人の
厚きまで成長させ、該ノンドープA Q xG a、−
xA s層(2)上にSiドープA Q xG at−
XA s層(Si濃度i 3 X 10”ff1−3>
(tit子供給7!>(3)を300人の厚さまで成長
させ、該SiドープA l xG at−xA s層(
3)上にノンドープAj!xGa+−xAs層(4)を
20人の厚きまで成長許せ、該ノンドープAlxGa、
−xAs層(4)上にノンドープGaAs層(半導体チ
ャンネル層)(5)を100人の厚さまで成長さセ、該
ノンドープGaAs層(5)上にノンビープA (l
xG at−xA s層(半導体障壁層)(6)を60
0人の厚さまで成長きせ、該ノンドープA j! xG
a、−xAsJi!(6)上にSiドープGaAS層(
Si濃度: 3 X 10”cm−3)(7)を500
人の厚きまで成長させる。ここでXは略0.25である
。
)上にMBE技術によりバッファ層となるノンドープA
I! xG at−xA s層(2)を5000人の
厚きまで成長させ、該ノンドープA Q xG a、−
xA s層(2)上にSiドープA Q xG at−
XA s層(Si濃度i 3 X 10”ff1−3>
(tit子供給7!>(3)を300人の厚さまで成長
させ、該SiドープA l xG at−xA s層(
3)上にノンドープAj!xGa+−xAs層(4)を
20人の厚きまで成長許せ、該ノンドープAlxGa、
−xAs層(4)上にノンドープGaAs層(半導体チ
ャンネル層)(5)を100人の厚さまで成長さセ、該
ノンドープGaAs層(5)上にノンビープA (l
xG at−xA s層(半導体障壁層)(6)を60
0人の厚さまで成長きせ、該ノンドープA j! xG
a、−xAsJi!(6)上にSiドープGaAS層(
Si濃度: 3 X 10”cm−3)(7)を500
人の厚きまで成長させる。ここでXは略0.25である
。
その後、このようにして形成きれたヘテロエピタキシャ
ル基板上にA u−G e/ N i等からなるオーミ
ンク金属を蒸着し、リフトオフ法によりソース電極形成
部およびドレイン電極形成部に該金属を残し、合金化を
行ってオーミック領域をSiドープGaAsM(7)、
ノンドープA l xGa、−xAs層(6)およびノ
ンドープGaAs層(5)に貫通させてソース電極(入
力電極)(8)、ドレイン電極(出力電極)(9)を形
成する。
ル基板上にA u−G e/ N i等からなるオーミ
ンク金属を蒸着し、リフトオフ法によりソース電極形成
部およびドレイン電極形成部に該金属を残し、合金化を
行ってオーミック領域をSiドープGaAsM(7)、
ノンドープA l xGa、−xAs層(6)およびノ
ンドープGaAs層(5)に貫通させてソース電極(入
力電極)(8)、ドレイン電極(出力電極)(9)を形
成する。
前記ソース′ト極(8)とドレイン電極(9〉間のSi
ドープGaAs1!1(7)を除去し、リセス部(11
)を形成し、このリセス部(11)−ヒにゲート電極(
10)を形成する。このゲー・ト電極(10)はAI!
またはTi −P t −A u等をソース電極(8)
とドレイン電極(9)の間にリフトオフ法により選択的
に被着することにより形成される。
ドープGaAs1!1(7)を除去し、リセス部(11
)を形成し、このリセス部(11)−ヒにゲート電極(
10)を形成する。このゲー・ト電極(10)はAI!
またはTi −P t −A u等をソース電極(8)
とドレイン電極(9)の間にリフトオフ法により選択的
に被着することにより形成される。
上述した如き製造方法により作製されたHEMTにおい
ては1./ンドープGaAsJl(5)に2次元1M、
r・ガス・トヤンネルが形成される。SiドープAl
xG a、−xA s層(3)がノント°−ブGaAs
J(5)とノンドープAlxQa、−xAs泗(4)の
電子親和力の差による伝導帯エネルギ差△Ecにより空
乏化し、正にイオン化した不純物により、ノンドープG
aAs層(5)に負電荷を持つ電子が誘起され、該2次
元電子ガスチャンネルが形成される。
ては1./ンドープGaAsJl(5)に2次元1M、
r・ガス・トヤンネルが形成される。SiドープAl
xG a、−xA s層(3)がノント°−ブGaAs
J(5)とノンドープAlxQa、−xAs泗(4)の
電子親和力の差による伝導帯エネルギ差△Ecにより空
乏化し、正にイオン化した不純物により、ノンドープG
aAs層(5)に負電荷を持つ電子が誘起され、該2次
元電子ガスチャンネルが形成される。
第2図は作製したH E M Tのゲート電極(10)
−ノンドープA RxGa、−xAs層(6)−ノンド
ーブGaAs層(5)−ノンドープA I2 x G
a、、 −X A s層(4)−S iドープA 1
xG a、−xA S署(3) −/ンドーブA Rx
Ga、−xAs層(2)に亘る伝導帯エネルギ図である
。図中A、領領域ノンドープA l xGa+−xAs
J!(6)に、A、領域はノンドープGaAs層(5)
に、A、領域はノンドープA RxG at−xA S
s (4>に、A1領域はSiドープA l xGa、
−xAs層(3)に、A、領域はノンドープA9xGa
、−xAs層(2)に夫々対応しており、禁止帯幅はA
いA3、A4およびA、領域が1,74eV、 A!領
領域1.43eVである。また、A1領域とA、領域の
界面すなわちAlxGa、−xAsJ!(6)とノンド
ープGaAs[(5)とのへテロ接合界面およびA、領
域とA、領域の界面すなわちノンドープGaAs層(5
)とA l2xGa、−xAs層(4)とのへテロ接合
界面の伝導帯エネルギ差は略0.26eVである。Ga
As層(5)はノンドープであり、しかもSiドープA
lxGa、−xAs層(3)のイオン化した不純物と分
離されるためイオン化不純物が極めて少なく、ソース電
極(8)とドレイン電極(9)との間に電圧を印加する
と電子はイオンによる散乱が少ないため高速で動作する
。なお、誘起される2次元電子ガス源度n、は約1(1
,5X10■c+Tl−2テアル。
−ノンドープA RxGa、−xAs層(6)−ノンド
ーブGaAs層(5)−ノンドープA I2 x G
a、、 −X A s層(4)−S iドープA 1
xG a、−xA S署(3) −/ンドーブA Rx
Ga、−xAs層(2)に亘る伝導帯エネルギ図である
。図中A、領領域ノンドープA l xGa+−xAs
J!(6)に、A、領域はノンドープGaAs層(5)
に、A、領域はノンドープA RxG at−xA S
s (4>に、A1領域はSiドープA l xGa、
−xAs層(3)に、A、領域はノンドープA9xGa
、−xAs層(2)に夫々対応しており、禁止帯幅はA
いA3、A4およびA、領域が1,74eV、 A!領
領域1.43eVである。また、A1領域とA、領域の
界面すなわちAlxGa、−xAsJ!(6)とノンド
ープGaAs[(5)とのへテロ接合界面およびA、領
域とA、領域の界面すなわちノンドープGaAs層(5
)とA l2xGa、−xAs層(4)とのへテロ接合
界面の伝導帯エネルギ差は略0.26eVである。Ga
As層(5)はノンドープであり、しかもSiドープA
lxGa、−xAs層(3)のイオン化した不純物と分
離されるためイオン化不純物が極めて少なく、ソース電
極(8)とドレイン電極(9)との間に電圧を印加する
と電子はイオンによる散乱が少ないため高速で動作する
。なお、誘起される2次元電子ガス源度n、は約1(1
,5X10■c+Tl−2テアル。
2ノンドープA l2xGa、−xAs層(6)はゲー
ト電極(10)のショットキバリアΦmおよびノンドー
プGaAs!(5)との電子親和力の差による伝導帯エ
ネルぞ差△Ecにより空乏化しているので、ゲート電極
(10)の電界効果により2次元電子ガスチャンネルを
通過する電子を制御することにより、第1図に示す装置
はHEMTとしてトランジスタ動作をイjなう。尚、ト
ランジスタ動作を行なうには、/ ンドーブA 12x
Ga、−xAs層(2)(4)及びSiドープGaAs
層(7)は必ずしも必要ではない。
ト電極(10)のショットキバリアΦmおよびノンドー
プGaAs!(5)との電子親和力の差による伝導帯エ
ネルぞ差△Ecにより空乏化しているので、ゲート電極
(10)の電界効果により2次元電子ガスチャンネルを
通過する電子を制御することにより、第1図に示す装置
はHEMTとしてトランジスタ動作をイjなう。尚、ト
ランジスタ動作を行なうには、/ ンドーブA 12x
Ga、−xAs層(2)(4)及びSiドープGaAs
層(7)は必ずしも必要ではない。
斯かるHEMTにおいては、電子を供給するS1ドープ
A 42 xG a、−xA sll (3)はチャン
ネルとなるノンドープGaAs層(5)よりも基板(1
)側に存在する。従って、SiドープA l xGa+
−xASJii(3)の不純物濃度は、ゲート電極(1
0)のショットキ特性に影響を及ぼずことは殆んどない
。よって、SiドープA l xG at−XA s層
〈3)の不純物濃度を従来のHEMTではゲート耐圧V
B11の関係(■8.を一定値以上にするには不純物濃
度を小さくする必要がある。)から用いることができな
かった2 X 10”am−’以上とすることができ、
2次元電子ガス源度n、を増大させることができる。
A 42 xG a、−xA sll (3)はチャン
ネルとなるノンドープGaAs層(5)よりも基板(1
)側に存在する。従って、SiドープA l xGa+
−xASJii(3)の不純物濃度は、ゲート電極(1
0)のショットキ特性に影響を及ぼずことは殆んどない
。よって、SiドープA l xG at−XA s層
〈3)の不純物濃度を従来のHEMTではゲート耐圧V
B11の関係(■8.を一定値以上にするには不純物濃
度を小さくする必要がある。)から用いることができな
かった2 X 10”am−’以上とすることができ、
2次元電子ガス源度n、を増大させることができる。
尚、本実施例の如く不純物a度を3 X IQ”cm−
’に設定すると、ニーれにより相互コンダクタンスg。
’に設定すると、ニーれにより相互コンダクタンスg。
が従来に比べ20%増大した。また、本実施例では不純
物濃度を3 X IQ18cTn−3としたが、結晶の
品質が劣化しない範囲で可能な限り高くすることができ
、高くすることにより相互コンダクタンスg。
物濃度を3 X IQ18cTn−3としたが、結晶の
品質が劣化しない範囲で可能な限り高くすることができ
、高くすることにより相互コンダクタンスg。
が増大する。
また、ゲート電極(10)下のA jl’ xGa、−
xAs層(6)はノンドープであるので、キャリアが殆
んどなく、核層(6)を厚くしても空乏化は容易であり
、厚くすることによりゲート容量Cgsを低減、ゲート
耐圧vll*を増大させることができる。尚、本実施例
の如く層(6)の膜厚を600人に設定すると、これに
よりゲート容量Cgsが従来に比べ30%減少し、ゲー
ト耐圧V。が従来に比べ1(10%以上増大した。
xAs層(6)はノンドープであるので、キャリアが殆
んどなく、核層(6)を厚くしても空乏化は容易であり
、厚くすることによりゲート容量Cgsを低減、ゲート
耐圧vll*を増大させることができる。尚、本実施例
の如く層(6)の膜厚を600人に設定すると、これに
よりゲート容量Cgsが従来に比べ30%減少し、ゲー
ト耐圧V。が従来に比べ1(10%以上増大した。
また、上述の実施例において、ノンドープAl2xGa
+−xAs層(6)のXを0.35に設定すると、前記
実施例に比して相互コンダクタンスg1及びゲート耐圧
■。が数%向上する。ただし、Xが0.25の方がA
e xGa+−xAs)借の結晶性は良い。尚、Xが0
.35のときのノンドープA RxG a、−xA S
、@ (6)の禁止帯幅は1.86eVであり、ノンド
ープAりxGa。
+−xAs層(6)のXを0.35に設定すると、前記
実施例に比して相互コンダクタンスg1及びゲート耐圧
■。が数%向上する。ただし、Xが0.25の方がA
e xGa+−xAs)借の結晶性は良い。尚、Xが0
.35のときのノンドープA RxG a、−xA S
、@ (6)の禁止帯幅は1.86eVであり、ノンド
ープAりxGa。
−xASJii<6)とノンドープGaAs層(5)と
のヘテ17接合界面の伝導帯エネルギ差は略0.37c
Vである。
のヘテ17接合界面の伝導帯エネルギ差は略0.37c
Vである。
j:だ、リセス部(11)は前記ノンドープGAAsJ
ffiが露け)するように形成され、この露出きれたノ
ンドープGaAs層上にゲート電極(10)が形成され
るので、ノンドープA (l xG a、−xA s洛
(6)とSiドープGaAs層(7〉の間にノンドープ
GaAs@を設けることにより、不安定な、ノンドープ
Al’xGa。
ffiが露け)するように形成され、この露出きれたノ
ンドープGaAs層上にゲート電極(10)が形成され
るので、ノンドープA (l xG a、−xA s洛
(6)とSiドープGaAs層(7〉の間にノンドープ
GaAs@を設けることにより、不安定な、ノンドープ
Al’xGa。
xASJii(6)表面を保護することができる。
−上述の実施例では各層の成長にはMBE法を用いたが
、急峻なペデロ接合界面を形成できる方沫、例えばOM
VPE技術等を用いること赤できる。
、急峻なペデロ接合界面を形成できる方沫、例えばOM
VPE技術等を用いること赤できる。
また、本発明はI nGaAs −r nA RAsへ
テロjH合、InP−1nGaAsヘテロ接合等に適用
できることは明らかであるし、2次元電子ガスのみなら
ず2次元ボールガスを用いたヘテロ接合電界効果トラン
ジスタに適用できることも明らかである。
テロjH合、InP−1nGaAsヘテロ接合等に適用
できることは明らかであるし、2次元電子ガスのみなら
ず2次元ボールガスを用いたヘテロ接合電界効果トラン
ジスタに適用できることも明らかである。
(ト) 発明の効果
本発明は以上の説明から明らかな如く、電子供給層は半
導体チャンネル泗よりも基板側にあるので、不純物濃度
を大きくでき、相互フンダクタンスg、を増大させるこ
とができる。また、制御電極は、ノンドープの半導体障
壁層上に設けられるので、該障壁層を厚くでき、ゲート
春目Cgsを低減及びゲート耐圧V。を増大させること
ができる。
導体チャンネル泗よりも基板側にあるので、不純物濃度
を大きくでき、相互フンダクタンスg、を増大させるこ
とができる。また、制御電極は、ノンドープの半導体障
壁層上に設けられるので、該障壁層を厚くでき、ゲート
春目Cgsを低減及びゲート耐圧V。を増大させること
ができる。
第1図は本発明に係るヘテロ接合電界効果トランジスタ
の模式的断面図、第2図は本発明に係るヘテロ接合電界
効果トランジスタの伝導帯エネルキ図、第3図は従来の
へテロ接合電界効果トランジスタの模式的断面図、第4
図は従来のへテロ接合電界効果トランジスタの伝導帯エ
ネルギ図である。 (1)・・・半絶縁性GaAs基板(半絶縁性結晶基板
)、(3)−5iドープA l xG at−XA s
層(電子供給層)、(5)・・・ノンドープにaAs(
半導体チヘ・ンネル層)、(6)−/ンドーブA l
xGa、−xAs層(半導体障壁層)、(8)・・・ソ
ースt、f!I(入力電極)、(9)・・・ドレイン電
極(出力電極)、(10)・・・ゲート電極(制御電極
)、(11)・・・リセス部。
の模式的断面図、第2図は本発明に係るヘテロ接合電界
効果トランジスタの伝導帯エネルキ図、第3図は従来の
へテロ接合電界効果トランジスタの模式的断面図、第4
図は従来のへテロ接合電界効果トランジスタの伝導帯エ
ネルギ図である。 (1)・・・半絶縁性GaAs基板(半絶縁性結晶基板
)、(3)−5iドープA l xG at−XA s
層(電子供給層)、(5)・・・ノンドープにaAs(
半導体チヘ・ンネル層)、(6)−/ンドーブA l
xGa、−xAs層(半導体障壁層)、(8)・・・ソ
ースt、f!I(入力電極)、(9)・・・ドレイン電
極(出力電極)、(10)・・・ゲート電極(制御電極
)、(11)・・・リセス部。
Claims (1)
- (1)半絶縁性結晶基板と、この半絶縁性結晶基板上に
設けられた電子供給層と、この電子供給層上に設けられ
た半導体チャンネル層と、この半導体チャンネル層上に
設けられた半導体障壁層と、この半導体障壁層上に設け
られた入力電極及び出力電極と、前記入力電極と前記出
力電極の間に設けられた制御電極とを備え、前記電子供
給層は不純物を含み、前記半導体チャンネル層及び前記
半導体障壁層はノンドープであり、かつ、前記電子供給
層及び前記半導体障壁層の禁止帯幅は前記半導体チャン
ネル層の禁止帯幅よりも大きいことを特徴とするヘテロ
接合電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18050388A JPH0230149A (ja) | 1988-07-20 | 1988-07-20 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18050388A JPH0230149A (ja) | 1988-07-20 | 1988-07-20 | ヘテロ接合電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0230149A true JPH0230149A (ja) | 1990-01-31 |
Family
ID=16084382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18050388A Pending JPH0230149A (ja) | 1988-07-20 | 1988-07-20 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0230149A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4895899A (en) * | 1987-12-23 | 1990-01-23 | Uniroyal Chemical Company, Inc. | Impact resistant polyethylene terephthalate/polycarbonate/polyethylene graft copolymer blends |
KR100320448B1 (ko) * | 1994-06-14 | 2002-04-06 | 구자홍 | 고이동도트랜지스터및제조방법 |
JP2004327780A (ja) * | 2003-04-25 | 2004-11-18 | Mitsubishi Electric Corp | 電界効果トランジスタ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63107173A (ja) * | 1986-10-24 | 1988-05-12 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
JPS63229761A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | 電界効果半導体装置 |
-
1988
- 1988-07-20 JP JP18050388A patent/JPH0230149A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63107173A (ja) * | 1986-10-24 | 1988-05-12 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
JPS63229761A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | 電界効果半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4895899A (en) * | 1987-12-23 | 1990-01-23 | Uniroyal Chemical Company, Inc. | Impact resistant polyethylene terephthalate/polycarbonate/polyethylene graft copolymer blends |
KR100320448B1 (ko) * | 1994-06-14 | 2002-04-06 | 구자홍 | 고이동도트랜지스터및제조방법 |
JP2004327780A (ja) * | 2003-04-25 | 2004-11-18 | Mitsubishi Electric Corp | 電界効果トランジスタ |
JP4601263B2 (ja) * | 2003-04-25 | 2010-12-22 | 三菱電機株式会社 | 電界効果トランジスタ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4455564A (en) | Field effect transistor with a high cut-off frequency | |
JPH0230149A (ja) | ヘテロ接合電界効果トランジスタ | |
JPS5953714B2 (ja) | 半導体装置 | |
JPS6356710B2 (ja) | ||
JPH08213594A (ja) | 電界効果トランジスタ | |
JPS63216380A (ja) | 半導体装置 | |
JP2855775B2 (ja) | 電界効果トランジスタ | |
JP2675362B2 (ja) | 半導体装置 | |
JPS61276269A (ja) | ヘテロ接合型電界効果トランジスタ | |
JP2500459B2 (ja) | ヘテロ接合電界効果トランジスタ | |
JPH01199475A (ja) | ヘテロ接合電界効果トランジスタ | |
JPS63114176A (ja) | 高速電界効果半導体装置 | |
JPH01199474A (ja) | ヘテロ接合型電界効果トランジスタ | |
JPH02192739A (ja) | ヘテロ接合電界効果トランジスタ | |
JPS6012773A (ja) | 半導体素子の製造方法 | |
JPS6393160A (ja) | 超高速半導体装置 | |
JPH06163599A (ja) | 化合物半導体ヘテロ接合電界効果トランジスタ | |
US6373081B1 (en) | Field effect transistor and method of fabricating the same | |
JP2804252B2 (ja) | 電界効果型トランジスタおよびその製造方法 | |
JPS59149063A (ja) | 半導体装置 | |
JPH01125985A (ja) | 半導体装置 | |
JPH01173760A (ja) | ヘテロ接合電界効果トランジスタ | |
JPH0194675A (ja) | ヘテロ接合電界効果トランジスタ | |
JPS63188972A (ja) | 電界効果トランジスタ | |
JPS6180871A (ja) | 半導体装置 |