JPH0419710B2 - - Google Patents
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- JPH0419710B2 JPH0419710B2 JP943482A JP943482A JPH0419710B2 JP H0419710 B2 JPH0419710 B2 JP H0419710B2 JP 943482 A JP943482 A JP 943482A JP 943482 A JP943482 A JP 943482A JP H0419710 B2 JPH0419710 B2 JP H0419710B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、集積回路技術に関し、より特定的
には、デイジタル半導体メモリ技術に関する。基
本的には、デイジタル半導体メモリは、デイジタ
ル情報を記憶するように動作する半導体チツプ上
の回路である。最近の10年間にわたり、単一の半
導体メモリチツプ内に記憶され得るビツト数は、
連続的に増大されてきており、今日ではメモリチ
ツプは65536データビツトまで記憶する。典型的
には、これらのメモリチツプは、デイジタルコン
ピユータまたは特別の目的のコントローラを構成
するためのデイジタル論理チツプに関連して用い
られている。
には、デイジタル半導体メモリ技術に関する。基
本的には、デイジタル半導体メモリは、デイジタ
ル情報を記憶するように動作する半導体チツプ上
の回路である。最近の10年間にわたり、単一の半
導体メモリチツプ内に記憶され得るビツト数は、
連続的に増大されてきており、今日ではメモリチ
ツプは65536データビツトまで記憶する。典型的
には、これらのメモリチツプは、デイジタルコン
ピユータまたは特別の目的のコントローラを構成
するためのデイジタル論理チツプに関連して用い
られている。
さて、従来技術においては、リードライト半導
体メモリおよびリードオンリ半導体メモリの双方
が存在する。リードライトメモリは、記憶された
データビツトが予め定められたパターンに固定さ
れておらずその代りにいずれかの所望のパターン
に電気的に変化され得るメモリである。すなわ
ち、メモリの動作の間、すべての所望のデータパ
ターンがメモリ内に書込まれることができ、かつ
適当なメモリ制御信号を与えることによりそこか
ら読出されることができる。
体メモリおよびリードオンリ半導体メモリの双方
が存在する。リードライトメモリは、記憶された
データビツトが予め定められたパターンに固定さ
れておらずその代りにいずれかの所望のパターン
に電気的に変化され得るメモリである。すなわ
ち、メモリの動作の間、すべての所望のデータパ
ターンがメモリ内に書込まれることができ、かつ
適当なメモリ制御信号を与えることによりそこか
ら読出されることができる。
これに対して、リードオンリメモリでは、デー
タビツトは固定されている。すなわち、リードオ
ンリメモリ内のデータビツトは、ただ一度だけ予
め定められたパターンに書込まれ、その後には、
これらのデータビツトはメモリから読出されるこ
とができるが、他の書込み動作により変更され得
ることはない。
タビツトは固定されている。すなわち、リードオ
ンリメモリ内のデータビツトは、ただ一度だけ予
め定められたパターンに書込まれ、その後には、
これらのデータビツトはメモリから読出されるこ
とができるが、他の書込み動作により変更され得
ることはない。
リードライトメモリおよびリードオンリメモリ
の双方は、それぞれ固有の長所と短所を有する。
たとえば、リードライトメモリは、情報が検索さ
れかつ演算ユニツトに送られ得る、スクラツチパ
ツドとして使用するのに適当であり、その結果は
リードライトメモリ内に戻されて記憶され得る。
他方、リードライトメモリ内に記憶され得るビツ
ト数は、一般的にはリードオンリメモリ内に記憶
され得るビツト数よりも少ない。さらに、リード
ライトメモリ内のデータは揮発であるので、出力
がチツプ上で偶然失われたときにはいつでも破壊
され得る。
の双方は、それぞれ固有の長所と短所を有する。
たとえば、リードライトメモリは、情報が検索さ
れかつ演算ユニツトに送られ得る、スクラツチパ
ツドとして使用するのに適当であり、その結果は
リードライトメモリ内に戻されて記憶され得る。
他方、リードライトメモリ内に記憶され得るビツ
ト数は、一般的にはリードオンリメモリ内に記憶
され得るビツト数よりも少ない。さらに、リード
ライトメモリ内のデータは揮発であるので、出力
がチツプ上で偶然失われたときにはいつでも破壊
され得る。
このように、特定の用途により、デジタルシス
テムはそのアーキテクチヤ内に、リードライトメ
モリ、リードオンリメモリまたはこれらの双方を
含むであろう。たとえば、あるデジタルシステム
は、64000ワードのリードライトメモリおよび
64000ワードのリードオンリメモリを含むかもし
れない。
テムはそのアーキテクチヤ内に、リードライトメ
モリ、リードオンリメモリまたはこれらの双方を
含むであろう。たとえば、あるデジタルシステム
は、64000ワードのリードライトメモリおよび
64000ワードのリードオンリメモリを含むかもし
れない。
デジタルシステムがリードライトメモリおよび
リードオンリメモリの双方を含むが、デジタルシ
ステムは２個のメモリからの情報が決して同時に
かつ即座にアクセスされないように動作すること
を考慮されたい。たとえば、リードオンリメモリ
はデジタルシステムの残りの部分を初期設定する
ためのパワーオンシーケンスの間のみ利用される
デジタル情報を含むことができる。次に、この初
期設定シーケンスの後に、リードライトメモリが
演算ユニツトにより動作されるデータのためのス
クラツチパツドとして用いられ得る。
リードオンリメモリの双方を含むが、デジタルシ
ステムは２個のメモリからの情報が決して同時に
かつ即座にアクセスされないように動作すること
を考慮されたい。たとえば、リードオンリメモリ
はデジタルシステムの残りの部分を初期設定する
ためのパワーオンシーケンスの間のみ利用される
デジタル情報を含むことができる。次に、この初
期設定シーケンスの後に、リードライトメモリが
演算ユニツトにより動作されるデータのためのス
クラツチパツドとして用いられ得る。
このようなシステムにおける１つの問題点は、
装置が不所望なほど高価であることであり、他の
問題点は物理的大きさが望ましくないほど大きい
ことである。これは、これらの２つの機能が同時
に果たされなくとも、リードオンリメモリ記憶機
能およびリードライトメモリの双方を果たすため
に別個のメモリチツプが備えられているからであ
る。このように、システムのコストおよび物理的
大きさを減少させるために、あるモードではリー
ドオンリメモリとして動作し、他のモードではリ
ードライトメモリとして動作する。単一の半導体
メモリを提供することが強く要望されていた。
装置が不所望なほど高価であることであり、他の
問題点は物理的大きさが望ましくないほど大きい
ことである。これは、これらの２つの機能が同時
に果たされなくとも、リードオンリメモリ記憶機
能およびリードライトメモリの双方を果たすため
に別個のメモリチツプが備えられているからであ
る。このように、システムのコストおよび物理的
大きさを減少させるために、あるモードではリー
ドオンリメモリとして動作し、他のモードではリ
ードライトメモリとして動作する。単一の半導体
メモリを提供することが強く要望されていた。
したがつて、この発明の主たる目的は、リード
オンリモードでアクセスされ得る１組の固定され
たデータが記憶されており、かつリードライトモ
ードで変更可能なデータの組が記憶されかつアク
セスされ得る、半導体メモリを提供することであ
る。
オンリモードでアクセスされ得る１組の固定され
たデータが記憶されており、かつリードライトモ
ードで変更可能なデータの組が記憶されかつアク
セスされ得る、半導体メモリを提供することであ
る。
この主たる目的およびその他の目的は、第１の
導電型のドーパント原子を有する半導体サブスト
レートと、前記サブストレート内の複数個の電荷
蓄積領域と、電荷蓄積領域を覆う導電手段と、電
荷蓄積領域のサブセツト内配置された第１の導電
形式と反対の第２の導電形式のドーパント原子
と、導電手段に対して第１の電圧および第２の電
圧を選択的に与えるための手段とを含むメモリに
より、すなわちこの発明により達成される。第１
の電圧が導電手段に与えられるとメモリはリード
オンリモードで動作し、そこでは蓄積領域内のデ
ータは固定されかつ第２の導電形式のドーパント
原子の存在または不存在により示され、かつ第２
の電圧が与えられるとメモリはリードライトモー
ドで動作し、そこでは蓄積領域内のデータが変更
可能でありかつ第２の導電形式のドーパント原子
の存在または不存在と無関係である。
導電型のドーパント原子を有する半導体サブスト
レートと、前記サブストレート内の複数個の電荷
蓄積領域と、電荷蓄積領域を覆う導電手段と、電
荷蓄積領域のサブセツト内配置された第１の導電
形式と反対の第２の導電形式のドーパント原子
と、導電手段に対して第１の電圧および第２の電
圧を選択的に与えるための手段とを含むメモリに
より、すなわちこの発明により達成される。第１
の電圧が導電手段に与えられるとメモリはリード
オンリモードで動作し、そこでは蓄積領域内のデ
ータは固定されかつ第２の導電形式のドーパント
原子の存在または不存在により示され、かつ第２
の電圧が与えられるとメモリはリードライトモー
ドで動作し、そこでは蓄積領域内のデータが変更
可能でありかつ第２の導電形式のドーパント原子
の存在または不存在と無関係である。
さて、第１図を参照して、この発明の好ましい
実施例の詳細な回路図が示される。この実施例
は、行および列のマトリツクス内に配列される複
数個のメモリセルを含む。他の行も同様に配列さ
れているため、第１図においてはｉ番目の行のメ
モリセルのみが示される。
実施例の詳細な回路図が示される。この実施例
は、行および列のマトリツクス内に配列される複
数個のメモリセルを含む。他の行も同様に配列さ
れているため、第１図においてはｉ番目の行のメ
モリセルのみが示される。
各行は全部でｎ個のメモリセルを含み、ここで
ｎは奇数の整数である。さらに、個々のメモリセ
ル内には、電荷蓄積領域１１およびMOSFETト
ランジスタ１２が含まれている。動作において
は、デジタル情報は電荷蓄積領域内に記憶され、
かつこの情報は１個のトランジスタ１２をターン
オンすることにより選択的にアクセスされる。
ｎは奇数の整数である。さらに、個々のメモリセ
ル内には、電荷蓄積領域１１およびMOSFETト
ランジスタ１２が含まれている。動作において
は、デジタル情報は電荷蓄積領域内に記憶され、
かつこの情報は１個のトランジスタ１２をターン
オンすることにより選択的にアクセスされる。
トランジスタ１２を選択的にターンオンするた
めに、複数個のコラム選択ラインすなわちワード
ラインWL１ないしWLnが設けられている。これ
らのワードラインは、図示されているようにトラ
ンジスタ１２のゲートに接続されている。また、
各行内のトランジスタ１２のドレインは図示され
ているように、１対のビツトラインBL−Liおよ
びBL−Riに接続されている。ビツトラインBL−
Liは、ｉ番目の行の左のビツトラインであり、か
つビツトラインBL−Riはｉ番目の行の右側のビ
ツトラインである。
めに、複数個のコラム選択ラインすなわちワード
ラインWL１ないしWLnが設けられている。これ
らのワードラインは、図示されているようにトラ
ンジスタ１２のゲートに接続されている。また、
各行内のトランジスタ１２のドレインは図示され
ているように、１対のビツトラインBL−Liおよ
びBL−Riに接続されている。ビツトラインBL−
Liは、ｉ番目の行の左のビツトラインであり、か
つビツトラインBL−Riはｉ番目の行の右側のビ
ツトラインである。
ビツトラインBL−LiおよびBL−Riは、センス
増幅器SAiに接続されている。動作において、こ
のセンス増幅器は、１個のトランジスタ１２を介
して１個の電荷蓄積領域１１から選択的に対応す
るビツトラインまでトランスフアされる電荷を検
出するように機能する。この検出動作を達成する
ために、１対のダミーセルDC−LiおよびDC−Ri
が各行に含まれている。
増幅器SAiに接続されている。動作において、こ
のセンス増幅器は、１個のトランジスタ１２を介
して１個の電荷蓄積領域１１から選択的に対応す
るビツトラインまでトランスフアされる電荷を検
出するように機能する。この検出動作を達成する
ために、１対のダミーセルDC−LiおよびDC−Ri
が各行に含まれている。
各ダミーセルは、電荷蓄積領域１３および１対
のトランジスタ１４，１５からなる。電荷蓄積領
域１３は、面積が半分であり、したがつて蓄積容
量が半分であることを除いては、電荷蓄積領域１
１と同様に構成されている。トランジスタ１４
は、ダミー蓄積領域１３からビツトラインまで電
荷をトランスフアするために、ダミーワードライ
ンDWL−Ｌ，DWL−Ｒ上の信号に応答して動作
するという点において、トランジスタ１２と同様
である。トランジスタ１５は、検出動作に先立ち
ダミーセルにＯボルトを書込むために予充電ライ
ンPC−Ｌ，PC−Ｒ上の信号に応答して動作す
る。
のトランジスタ１４，１５からなる。電荷蓄積領
域１３は、面積が半分であり、したがつて蓄積容
量が半分であることを除いては、電荷蓄積領域１
１と同様に構成されている。トランジスタ１４
は、ダミー蓄積領域１３からビツトラインまで電
荷をトランスフアするために、ダミーワードライ
ンDWL−Ｌ，DWL−Ｒ上の信号に応答して動作
するという点において、トランジスタ１２と同様
である。トランジスタ１５は、検出動作に先立ち
ダミーセルにＯボルトを書込むために予充電ライ
ンPC−Ｌ，PC−Ｒ上の信号に応答して動作す
る。
ダミーセルがチヤージされた後に、１個の電荷
蓄積領域１１から電荷を読出すために、信号がそ
の行の左側半分または右側半分のいずれか上の１
本のワードラインに選択的に与えられ、同時に、
その行の反対側に存在するダミーワードラインに
信号が与えられる。たとえば、メモリセル１０−
１から電荷を読出すために、信号がワードライン
WL１およびダミーワードラインDWL−Ｒに与
えられる。次に、センス増幅器SAiが、センス増
幅器が接続されるビツトライン上の電荷のすべて
のアンバランスを検出しかつ増幅するように動作
する。さらに、これらの動作が完了された後に、
ROWiから１個のＩ／Ｏデータバス１６まで情報
を転送するために信号が、ｉ番目の行内の行選択
トランジスタRSiに選択的に与えられる。
蓄積領域１１から電荷を読出すために、信号がそ
の行の左側半分または右側半分のいずれか上の１
本のワードラインに選択的に与えられ、同時に、
その行の反対側に存在するダミーワードラインに
信号が与えられる。たとえば、メモリセル１０−
１から電荷を読出すために、信号がワードライン
WL１およびダミーワードラインDWL−Ｒに与
えられる。次に、センス増幅器SAiが、センス増
幅器が接続されるビツトライン上の電荷のすべて
のアンバランスを検出しかつ増幅するように動作
する。さらに、これらの動作が完了された後に、
ROWiから１個のＩ／Ｏデータバス１６まで情報
を転送するために信号が、ｉ番目の行内の行選択
トランジスタRSiに選択的に与えられる。
さてこの発明においては、電荷蓄積領域１１内
の電荷は、リードオンリモードまたはリードライ
トモードのいずれかにおいて選択的に読出され
る。さらに、動作モードに基づいて、２個の全く
異なる組の電荷が、このメモリセルから読出され
るであろう。セルがリードライトモードで読出さ
れるとき、検出された電荷は、書込み動作を経由
して所望のごとく荷電され得る変更可能な２進デ
ータを表示する。この書込み動作の間、Ｉ／Ｏデ
ータライン１６上のデータは、行選択トランジス
タRSi、センス増幅器SAiおよび１個のセル選択
トランジスタ１２を介して、そのデータを通過さ
せることにより、ROWi内の１個のメモリセルに
選択的に転送される。逆に、セルがリードオンリ
モードで読出されるときには、検出された電荷
は、メモリセルへの書込みにより破壊され得ない
固定された２進データを示す。
の電荷は、リードオンリモードまたはリードライ
トモードのいずれかにおいて選択的に読出され
る。さらに、動作モードに基づいて、２個の全く
異なる組の電荷が、このメモリセルから読出され
るであろう。セルがリードライトモードで読出さ
れるとき、検出された電荷は、書込み動作を経由
して所望のごとく荷電され得る変更可能な２進デ
ータを表示する。この書込み動作の間、Ｉ／Ｏデ
ータライン１６上のデータは、行選択トランジス
タRSi、センス増幅器SAiおよび１個のセル選択
トランジスタ１２を介して、そのデータを通過さ
せることにより、ROWi内の１個のメモリセルに
選択的に転送される。逆に、セルがリードオンリ
モードで読出されるときには、検出された電荷
は、メモリセルへの書込みにより破壊され得ない
固定された２進データを示す。
たとえば、第１図のメモリが全部で65536個の
メモリセルを含むならば、他の方法が揚げられ
る。リードオンリモードの動作においては、
65536ビツトのデータが、そのメモリから読出さ
れることができ、これらのデータビツトのそれぞ
れの論理１の値あるいは論理０の値が、いくつか
の予め定められた方法で固定される。しかしなが
ら、リードライトモードの動作においては、これ
らの同一のメモリセルは、65536個の変更可能な
ビツトのデータを記憶することができるであろ
う。そして、これらの変更可能なデータは、固定
されたデータとして、同一の電荷蓄積領域１１内
に記憶されるが、固定されたデータを破壊するこ
とはない。このように、65536個の電荷蓄積領域
１１では、全部で131072ビツトのデータが記憶さ
れる。
メモリセルを含むならば、他の方法が揚げられ
る。リードオンリモードの動作においては、
65536ビツトのデータが、そのメモリから読出さ
れることができ、これらのデータビツトのそれぞ
れの論理１の値あるいは論理０の値が、いくつか
の予め定められた方法で固定される。しかしなが
ら、リードライトモードの動作においては、これ
らの同一のメモリセルは、65536個の変更可能な
ビツトのデータを記憶することができるであろ
う。そして、これらの変更可能なデータは、固定
されたデータとして、同一の電荷蓄積領域１１内
に記憶されるが、固定されたデータを破壊するこ
とはない。このように、65536個の電荷蓄積領域
１１では、全部で131072ビツトのデータが記憶さ
れる。
この能力は、電荷蓄積領域１１の１個のサブセ
ツトを、デプリーシヨンタイプのドーパント原子
でドープすることにより、および電荷蓄積領域１
１の残りの部分を、エンハンスメントタイプのド
ーパント原子によりドープすることにより、達成
される。ここでは、エンハンスメントタイプのド
ーパント原子は、その内部にメモリが構成される
半導体サブストレートの導電形式と同一の原子と
意味され、かつデプリーシヨンタイプのドーパン
ト原子はサブストリートと反応の導電形式の原子
として示される。第１図において、Ｄ，Ｅは、そ
れぞれ、これらの電荷蓄積領域がデプリーシヨン
タイプのドーパント原子と、エンハンスメントタ
イプのドーパント原子とを有することを示す。
ツトを、デプリーシヨンタイプのドーパント原子
でドープすることにより、および電荷蓄積領域１
１の残りの部分を、エンハンスメントタイプのド
ーパント原子によりドープすることにより、達成
される。ここでは、エンハンスメントタイプのド
ーパント原子は、その内部にメモリが構成される
半導体サブストレートの導電形式と同一の原子と
意味され、かつデプリーシヨンタイプのドーパン
ト原子はサブストリートと反応の導電形式の原子
として示される。第１図において、Ｄ，Ｅは、そ
れぞれ、これらの電荷蓄積領域がデプリーシヨン
タイプのドーパント原子と、エンハンスメントタ
イプのドーパント原子とを有することを示す。
デプリーシヨンタイプのドーパント原子を有す
るものとして第１図において示される電荷蓄積領
域１１の特定のサブセツトは、単に一例であるこ
とを注意されたい。すなわち、すべての特定の電
荷蓄積領域１１はデプリーシヨンタイプのドーパ
ント原子あるいはエンハンスメントタイプのドー
パント原子のいずれかを有する。さらに、デプリ
ーシヨンタイプのドーパント原子を有するこれら
の電荷蓄積領域は、リードオンリモードの動作に
おいて、論理１を記憶し、これに対してエンスハ
ンスメントタイプのドーパント原子を有するこれ
らの電荷蓄積領域は、リードオンリモードの動作
において、論理０を記憶するであろう。
るものとして第１図において示される電荷蓄積領
域１１の特定のサブセツトは、単に一例であるこ
とを注意されたい。すなわち、すべての特定の電
荷蓄積領域１１はデプリーシヨンタイプのドーパ
ント原子あるいはエンハンスメントタイプのドー
パント原子のいずれかを有する。さらに、デプリ
ーシヨンタイプのドーパント原子を有するこれら
の電荷蓄積領域は、リードオンリモードの動作に
おいて、論理１を記憶し、これに対してエンスハ
ンスメントタイプのドーパント原子を有するこれ
らの電荷蓄積領域は、リードオンリモードの動作
において、論理０を記憶するであろう。
さらに上述された能力を達成するために、デプ
リーシヨンタイプのドーパント原子は、常に、２
個のダミーセルの電荷蓄積領域１３内に含まれ
る。加えて、第１図のメモリは、電荷蓄積領域全
体にわたる電場を選択的に変化させるための回路
を含む。この回路は、電荷蓄積領域１１，１３の
上に存在するコンダクタ１７と、１対のトランジ
スタ１８，１９とを含む。
リーシヨンタイプのドーパント原子は、常に、２
個のダミーセルの電荷蓄積領域１３内に含まれ
る。加えて、第１図のメモリは、電荷蓄積領域全
体にわたる電場を選択的に変化させるための回路
を含む。この回路は、電荷蓄積領域１１，１３の
上に存在するコンダクタ１７と、１対のトランジ
スタ１８，１９とを含む。
トランジスタ１８は、そのゲートにおいて論理
信号Ｒ／Ｏを受け、それが真実であるとき、トラ
ンジスタ１８が導通し、コンダクタ１７に第１の
モードの電圧VM＝V1を与える。トランジスタ１
９は、そのゲートに論理信号Ｒ／Ｗを受け、それ
が真実であるとき、トランジスタ１９が導通しか
つコンダクタ１７上に第２のモードの電圧VM＝
V2を与える。それぞれ、５ボルトおよび０ボル
トのように、電圧V2は電圧V1よりも実質的に大
きい。電圧V1がコンダクタ１７に加えられると、
メモリは、リードオンリモードで動作し、かつ電
圧V2がコンダクタ１７に加えられると、メモリ
はリードライトモードで動作する。
信号Ｒ／Ｏを受け、それが真実であるとき、トラ
ンジスタ１８が導通し、コンダクタ１７に第１の
モードの電圧VM＝V1を与える。トランジスタ１
９は、そのゲートに論理信号Ｒ／Ｗを受け、それ
が真実であるとき、トランジスタ１９が導通しか
つコンダクタ１７上に第２のモードの電圧VM＝
V2を与える。それぞれ、５ボルトおよび０ボル
トのように、電圧V2は電圧V1よりも実質的に大
きい。電圧V1がコンダクタ１７に加えられると、
メモリは、リードオンリモードで動作し、かつ電
圧V2がコンダクタ１７に加えられると、メモリ
はリードライトモードで動作する。
今、第２Ａ図および第２Ｂ図を参照して、メモ
リセルおよびダミーセルのための好ましい物理的
レイアウトの非常に大きく拡大された断面図が示
される。これらの図において、参照番号１２は、
再び、電荷蓄積領域をビツトラインBL−Liまた
はBL−Riに結合するトランジスタを示し、参照
番号１７は、このモードの電圧VMが選択的に加
えられる電荷蓄積領域１１の上に存在するコンダ
クタを示し、参照番号２０は、その内部でメモリ
セルが構成される半導体サブストレートを示し、
かつ参照番号２１は、セルの周辺部を画成するフ
イールド酸化物を示す。
リセルおよびダミーセルのための好ましい物理的
レイアウトの非常に大きく拡大された断面図が示
される。これらの図において、参照番号１２は、
再び、電荷蓄積領域をビツトラインBL−Liまた
はBL−Riに結合するトランジスタを示し、参照
番号１７は、このモードの電圧VMが選択的に加
えられる電荷蓄積領域１１の上に存在するコンダ
クタを示し、参照番号２０は、その内部でメモリ
セルが構成される半導体サブストレートを示し、
かつ参照番号２１は、セルの周辺部を画成するフ
イールド酸化物を示す。
これらの２個の物理的レイアウトは、第２Ａ図
におけるセルがその電荷蓄積領域１１内にエンハ
ンスメントタイプのドーパント原子を有するこ
と、および第２Ｂ図のセルがその電荷蓄積領域１
１内に、デプリーシヨンタイプのドーパント原子
を有することを除いては、同一である。さらに、
エンハンスメントタイプのドーパント原子とデプ
リーシヨンタイプのドーパント原子とは、それぞ
れ、文字ＥおよびＤにより示されている。好まし
くは、これらのドーパント原子は、サブストレー
トの表面上あるいは表面から5000Å以内に存在す
る。
におけるセルがその電荷蓄積領域１１内にエンハ
ンスメントタイプのドーパント原子を有するこ
と、および第２Ｂ図のセルがその電荷蓄積領域１
１内に、デプリーシヨンタイプのドーパント原子
を有することを除いては、同一である。さらに、
エンハンスメントタイプのドーパント原子とデプ
リーシヨンタイプのドーパント原子とは、それぞ
れ、文字ＥおよびＤにより示されている。好まし
くは、これらのドーパント原子は、サブストレー
トの表面上あるいは表面から5000Å以内に存在す
る。
今、第２Ａ図および第２Ｂ図の物理的構造がい
かにして上述された機能を果たすように動作する
かということを理解するために、注意は第３図お
よび第４図に向けられるべきである。第３図は、
水平軸上にプロツトされた電圧VM，VGを有し、
垂直軸にプロツトされたサブストレート表面の電
位Φ3を有するグラフである。電圧VM，VGは、サ
ブストレート２０のバルク内の電位に関連する。
かにして上述された機能を果たすように動作する
かということを理解するために、注意は第３図お
よび第４図に向けられるべきである。第３図は、
水平軸上にプロツトされた電圧VM，VGを有し、
垂直軸にプロツトされたサブストレート表面の電
位Φ3を有するグラフである。電圧VM，VGは、サ
ブストレート２０のバルク内の電位に関連する。
３個の曲線３１，３２，３３は、第３図に含ま
れる。曲線３１は、表面電位Φ3がトランジスタ
１２のゲートの下でゲート電圧の関数としていか
に変化するかということを示し、曲線３２は表面
電位がその内部に含まれるデプリーシヨンタイプ
のドーパント原子を有する電荷蓄積領域内でどの
ように変化するかを示し、さらに曲線３３は、表
面電位がその内部に含まれるエンハンスメントタ
イプのドーパント原子を有する電荷蓄積領域内で
いかに変化するかを示す。
れる。曲線３１は、表面電位Φ3がトランジスタ
１２のゲートの下でゲート電圧の関数としていか
に変化するかということを示し、曲線３２は表面
電位がその内部に含まれるデプリーシヨンタイプ
のドーパント原子を有する電荷蓄積領域内でどの
ように変化するかを示し、さらに曲線３３は、表
面電位がその内部に含まれるエンハンスメントタ
イプのドーパント原子を有する電荷蓄積領域内で
いかに変化するかを示す。
デプリーシヨンタイプのドーパント原子とエン
ハンスメントタイプのドーパント原子とが電荷蓄
積領域内に全く含まれていないならば、電荷蓄積
領域内の表面電位はゲート領域内と同様に変化す
ることを注意されたい。このように、第３図にお
いて理解され得るように、蓄積領域内にデプリー
シヨンタイプのドーパント原子を含む効果は、任
意のモードの電圧に対して表面電位を上昇するこ
とであり、かつ蓄積領域内にエンハンスメントタ
イプのドーパント原子を含むことの効果は、任意
のモードの電圧に対して表面電位を降下させるこ
とである。
ハンスメントタイプのドーパント原子とが電荷蓄
積領域内に全く含まれていないならば、電荷蓄積
領域内の表面電位はゲート領域内と同様に変化す
ることを注意されたい。このように、第３図にお
いて理解され得るように、蓄積領域内にデプリー
シヨンタイプのドーパント原子を含む効果は、任
意のモードの電圧に対して表面電位を上昇するこ
とであり、かつ蓄積領域内にエンハンスメントタ
イプのドーパント原子を含むことの効果は、任意
のモードの電圧に対して表面電位を降下させるこ
とである。
蓄積領域内での表面電位が上昇されるあるいは
降下される正確な量は、ドーパント原子の特定の
濃度に基づくであろう。第３図において示されて
いるように、デプリーシヨンタイプのドーパント
原子の濃度は、好ましくは、エンハンスメントタ
イプのドーパント原子よりも実質的に大きい。一
例として、デプリーシヨンタイプおよびエンハン
スメントタイプのドーパント原子に対する１個の
好ましいピーク濃度は、それぞれ、１×1020A／
cm3と、１×1016A／cm3である。
降下される正確な量は、ドーパント原子の特定の
濃度に基づくであろう。第３図において示されて
いるように、デプリーシヨンタイプのドーパント
原子の濃度は、好ましくは、エンハンスメントタ
イプのドーパント原子よりも実質的に大きい。一
例として、デプリーシヨンタイプおよびエンハン
スメントタイプのドーパント原子に対する１個の
好ましいピーク濃度は、それぞれ、１×1020A／
cm3と、１×1016A／cm3である。
さて、４個の異なる条件の下にある電荷蓄積領
域内で拡張される表面電位を考慮されたい。これ
らの４個の条件は、第４Ａ図ないし第４Ｄ図にお
いて示される。第４Ａ図においては、コンダクタ
１７のモード電圧は、（たとえば０ボルト）のよ
うなV1に等しく、かつ電荷蓄積領域はエンハン
スメントタイプのドーパント原子を含む。第４Ｂ
図において、コンダクタ１７上のモード電圧は、
再び、V1に等しいが、電荷蓄積領域はデプリー
シヨンタイプのドーパント原子を含む。第４Ｃ図
では、モード電圧は、（たとえば５ボルトのよう
な）V2に等しく、電荷蓄積領域はエンハンスメ
ントタイプのドーパント原子を含む。さらに、第
４Ｄ図においては、モード電圧は、再び、V2に
等しいが、電荷蓄積領域はデプリーシヨンタイプ
のドーパント原子を含む。
域内で拡張される表面電位を考慮されたい。これ
らの４個の条件は、第４Ａ図ないし第４Ｄ図にお
いて示される。第４Ａ図においては、コンダクタ
１７のモード電圧は、（たとえば０ボルト）のよ
うなV1に等しく、かつ電荷蓄積領域はエンハン
スメントタイプのドーパント原子を含む。第４Ｂ
図において、コンダクタ１７上のモード電圧は、
再び、V1に等しいが、電荷蓄積領域はデプリー
シヨンタイプのドーパント原子を含む。第４Ｃ図
では、モード電圧は、（たとえば５ボルトのよう
な）V2に等しく、電荷蓄積領域はエンハンスメ
ントタイプのドーパント原子を含む。さらに、第
４Ｄ図においては、モード電圧は、再び、V2に
等しいが、電荷蓄積領域はデプリーシヨンタイプ
のドーパント原子を含む。
第４Ａ図の条件のもとでは、電荷蓄積領域内の
表面電位は、値ΦS1に固定されている。この値は、
第３図の曲線３３から得られ、かつ０ボルトまた
は０ボルトの近傍である。また、トランジスタ１
２のゲート領域のもとでの表面電位は、ΦS2また
はΦS3のいずれかである。これらの値は、第３図
の曲線３１から得られる。表面電位ΦS2は、トラ
ンジスタ１２がターンオフされたとき、すなわち
そのゲート上に低い電圧を有するときに、発生
し、かつ表面電位ΦS6はトランジスタ１２がター
ンオンされたとき、すなわちそのゲート上に高い
電圧を有するときに、発生する。
表面電位は、値ΦS1に固定されている。この値は、
第３図の曲線３３から得られ、かつ０ボルトまた
は０ボルトの近傍である。また、トランジスタ１
２のゲート領域のもとでの表面電位は、ΦS2また
はΦS3のいずれかである。これらの値は、第３図
の曲線３１から得られる。表面電位ΦS2は、トラ
ンジスタ１２がターンオフされたとき、すなわち
そのゲート上に低い電圧を有するときに、発生
し、かつ表面電位ΦS6はトランジスタ１２がター
ンオンされたとき、すなわちそのゲート上に高い
電圧を有するときに、発生する。
第４Ａ図から理解を得るように、電荷蓄積領域
内の表面電位ΦS1は、常に、トランジスタ１２の
ゲート領域内の表面電位よりも小さい。このよう
に、移動可能な電荷は電荷蓄積領域内に記憶され
得ない。言い換えれば、トランジスタ１２がター
ンオンにされたときには、表面電位ΦS1がこれら
の電荷に対してポテンシヤル障壁４０として作用
するため、移動可能な電荷がビツトラインから電
荷蓄積領域内まで流れることはあり得ない。この
ように、移動可能な電荷の不存在は、常に、エン
ハンスメントタイプの蓄積領域がリードオンリモ
ードで読出されるときにセンス増幅器により検出
されるであろう。
内の表面電位ΦS1は、常に、トランジスタ１２の
ゲート領域内の表面電位よりも小さい。このよう
に、移動可能な電荷は電荷蓄積領域内に記憶され
得ない。言い換えれば、トランジスタ１２がター
ンオンにされたときには、表面電位ΦS1がこれら
の電荷に対してポテンシヤル障壁４０として作用
するため、移動可能な電荷がビツトラインから電
荷蓄積領域内まで流れることはあり得ない。この
ように、移動可能な電荷の不存在は、常に、エン
ハンスメントタイプの蓄積領域がリードオンリモ
ードで読出されるときにセンス増幅器により検出
されるであろう。
これに対して、今、第４Ｂ図の条件のもとでの
メモリセルの動作を考慮されたい。そこでは、メ
モリセルがリードオンリモードで動作し続ける
が、蓄積領域は、デプリーシヨンタイプの蓄積領
域である。これらの条件のもとでは、電荷蓄積領
域内表面電位は、ΦS4である。これは、第３図の
曲線３２から得られる。さらに、第４Ａ図におけ
る場合と同様に、トランジスタ１２のゲートのも
とでの表面電位は、トランジスタ１２がターンオ
フされるかあるいはターンオンされるかというこ
とに基づいて、ΦS2、ΦS6の間で再度変化する。こ
のように、トランジスタ１２がターンオンされる
と、ビツトライン上の移動可能な電荷が電荷蓄積
領域に入り込むことを停止させるためのポテンシ
ヤル障壁はもはや存在しない。その結果、トラン
ジスタ１２がターンオンされると、電荷蓄積領域
は移動可能な電荷４１で満たされ、かつこれらの
移動可能な電荷はトランジスタ１２がターンオフ
するとき電荷蓄積領域内に捕捉される。その後、
検出動作の間、移動可能な電荷４１ａの一部が、
セルから読出され、かつセンス増幅器により検出
されるであろう。このことは、センス増幅器が常
に移動可能な電荷の不存在を検出するであろうリ
ードオンリモードでのエンハンスメントタイプの
蓄積領域の動作に比べられるはずである。
メモリセルの動作を考慮されたい。そこでは、メ
モリセルがリードオンリモードで動作し続ける
が、蓄積領域は、デプリーシヨンタイプの蓄積領
域である。これらの条件のもとでは、電荷蓄積領
域内表面電位は、ΦS4である。これは、第３図の
曲線３２から得られる。さらに、第４Ａ図におけ
る場合と同様に、トランジスタ１２のゲートのも
とでの表面電位は、トランジスタ１２がターンオ
フされるかあるいはターンオンされるかというこ
とに基づいて、ΦS2、ΦS6の間で再度変化する。こ
のように、トランジスタ１２がターンオンされる
と、ビツトライン上の移動可能な電荷が電荷蓄積
領域に入り込むことを停止させるためのポテンシ
ヤル障壁はもはや存在しない。その結果、トラン
ジスタ１２がターンオンされると、電荷蓄積領域
は移動可能な電荷４１で満たされ、かつこれらの
移動可能な電荷はトランジスタ１２がターンオフ
するとき電荷蓄積領域内に捕捉される。その後、
検出動作の間、移動可能な電荷４１ａの一部が、
セルから読出され、かつセンス増幅器により検出
されるであろう。このことは、センス増幅器が常
に移動可能な電荷の不存在を検出するであろうリ
ードオンリモードでのエンハンスメントタイプの
蓄積領域の動作に比べられるはずである。
要約すれば、リードオンリモードでの開示され
たメモリの動作は、以下のとおりである。最初
に、モード電圧VMが、相対的に低い値V1にセツ
トされる。その後、注意は、すべてのメモリセル
への移動可能な電荷の書込みに対して与えられ
る。しかしながら、もはやすべてセルが実際には
その内部に書込まれることはない。さらに、移動
可能な電荷は、デプリーシヨンタイプのドーパン
ト原子を含むこれらの蓄積領域内に蓄えられるの
みであろう。次に、電荷蓄積領域内の移動可能な
電荷の存在または不存在は、センス増幅器により
選択的に読出されかつ検出され得る。そして、こ
れらの移動可能な電荷の存在または不存在は、メ
モリ内の固定されたデータを表わすデプリーシヨ
ンタイプのドーパント原子の存在または不存在を
示すであろう。
たメモリの動作は、以下のとおりである。最初
に、モード電圧VMが、相対的に低い値V1にセツ
トされる。その後、注意は、すべてのメモリセル
への移動可能な電荷の書込みに対して与えられ
る。しかしながら、もはやすべてセルが実際には
その内部に書込まれることはない。さらに、移動
可能な電荷は、デプリーシヨンタイプのドーパン
ト原子を含むこれらの蓄積領域内に蓄えられるの
みであろう。次に、電荷蓄積領域内の移動可能な
電荷の存在または不存在は、センス増幅器により
選択的に読出されかつ検出され得る。そして、こ
れらの移動可能な電荷の存在または不存在は、メ
モリ内の固定されたデータを表わすデプリーシヨ
ンタイプのドーパント原子の存在または不存在を
示すであろう。
次に、第４Ｃ図、第４Ｄ図を参照して、リード
ライトモードにおけるメモリの動作が説明される
であろう。このモードにおいては、電圧VMが、
相対的に高い電圧V2にセツトされる。この条件
のもとでは、エンハンスメントタイプの蓄積領域
における表面電位は、ΦS5であり、かつデプリー
シヨンタイプの蓄積領域における表面電位はΦS6
であるだろう。これらの値は第３図の曲線３３，
３２から得られる。先に述べられたように、トラ
ンジスタ１２のゲートのもとでの表面電位は、ト
ランジスタ１２がターンオフされているかまたは
ターンオフされているかに基づくΦS2またはΦS6の
いずれかであるだろう。
ライトモードにおけるメモリの動作が説明される
であろう。このモードにおいては、電圧VMが、
相対的に高い電圧V2にセツトされる。この条件
のもとでは、エンハンスメントタイプの蓄積領域
における表面電位は、ΦS5であり、かつデプリー
シヨンタイプの蓄積領域における表面電位はΦS6
であるだろう。これらの値は第３図の曲線３３，
３２から得られる。先に述べられたように、トラ
ンジスタ１２のゲートのもとでの表面電位は、ト
ランジスタ１２がターンオフされているかまたは
ターンオフされているかに基づくΦS2またはΦS6の
いずれかであるだろう。
第４Ｃ図において示されているように、表面電
位ΦS5は、表面電位ΦS6よりも大きい。このよう
に、移動可能な電荷は、リードライトモードの動
作においてエンハンスメントタイプの蓄積領域内
に蓄積されるであろう。事実、リードライトモー
ドにおけるエンハンスメントタイプの蓄積領域の
動作は、リードオンリモードにおけるデプリーシ
ヨンタイプの蓄積領域の動作に類似している。
位ΦS5は、表面電位ΦS6よりも大きい。このよう
に、移動可能な電荷は、リードライトモードの動
作においてエンハンスメントタイプの蓄積領域内
に蓄積されるであろう。事実、リードライトモー
ドにおけるエンハンスメントタイプの蓄積領域の
動作は、リードオンリモードにおけるデプリーシ
ヨンタイプの蓄積領域の動作に類似している。
このように、トランジスタ１２がリードライト
モードの動作においてターンオンされると、ビツ
トライン上の移動可能な電荷は、自由に、エンハ
ンスメントタイプの電荷蓄積領域内に通過し、か
つこれらの電荷４２は、トランジスタ１２がター
ンオフされるときに捕捉される。次に、検出動作
の間、捕捉された移動可能な電荷の部分４２ａ
は、センス増幅器により検出されるビツトライン
上に送られる。電荷の部分４２ａは、電荷の部分
４１ａと量的に同一である。電荷部分４２ｂは、
エンハンスメントタイプの蓄積領域内に捕捉され
たままであり、部分４２ｂは部分４１ｂと量的に
異なる。しかしながら、捕捉された移動可能な電
荷４１ｂ，４２ｂは、検出のために増幅器に送ら
れないので、これらの相対的な量はメモリの動作
に無関係である。
モードの動作においてターンオンされると、ビツ
トライン上の移動可能な電荷は、自由に、エンハ
ンスメントタイプの電荷蓄積領域内に通過し、か
つこれらの電荷４２は、トランジスタ１２がター
ンオフされるときに捕捉される。次に、検出動作
の間、捕捉された移動可能な電荷の部分４２ａ
は、センス増幅器により検出されるビツトライン
上に送られる。電荷の部分４２ａは、電荷の部分
４１ａと量的に同一である。電荷部分４２ｂは、
エンハンスメントタイプの蓄積領域内に捕捉され
たままであり、部分４２ｂは部分４１ｂと量的に
異なる。しかしながら、捕捉された移動可能な電
荷４１ｂ，４２ｂは、検出のために増幅器に送ら
れないので、これらの相対的な量はメモリの動作
に無関係である。
次に、第４Ｄ図において示されるように、移動
可能な電荷４３もまた、リードライトモードの動
作の間デプリーシヨンタイプの蓄積領域内に記憶
され得る。そして、これらの電荷が記憶された後
に、その一部４３ａがセンス増幅器により送られ
る。この検出動作の間、電荷部分４３ｂはデプリ
ーシヨンタイプの蓄積領域内に残る。部分４３ｂ
は、部分４２ｂ，４１ｂよりも大きさにおいて実
質的に大きいが、再び、これらの捕捉された移動
可能な電荷の相対的な量は、これらの電荷がセン
ス増幅器に決して送られないため、メモリの動作
とは無関係である。移動可能な電荷部分４１ａ，
４２ａ，４３ａのみが、検出のためにセンス増幅
器に送られ、これらの電荷部分の量は同一であ
る。第４Ｂ図、第４Ｃ図および第４Ｄ図において
示されるように、これらの量は、トランジスタ１
２のゲートのもとでの表面電位ΦS6により決定さ
れる。
可能な電荷４３もまた、リードライトモードの動
作の間デプリーシヨンタイプの蓄積領域内に記憶
され得る。そして、これらの電荷が記憶された後
に、その一部４３ａがセンス増幅器により送られ
る。この検出動作の間、電荷部分４３ｂはデプリ
ーシヨンタイプの蓄積領域内に残る。部分４３ｂ
は、部分４２ｂ，４１ｂよりも大きさにおいて実
質的に大きいが、再び、これらの捕捉された移動
可能な電荷の相対的な量は、これらの電荷がセン
ス増幅器に決して送られないため、メモリの動作
とは無関係である。移動可能な電荷部分４１ａ，
４２ａ，４３ａのみが、検出のためにセンス増幅
器に送られ、これらの電荷部分の量は同一であ
る。第４Ｂ図、第４Ｃ図および第４Ｄ図において
示されるように、これらの量は、トランジスタ１
２のゲートのもとでの表面電位ΦS6により決定さ
れる。
この発明の好ましい実施例は、今や詳細に説明
されてきた。さらに、多くの変更および修正が、
この発明の性質および精神から離れることなく、
これらの詳細な説明になされ得るであろう。１つ
の修正として、デプリーシヨンタイプのドーパン
ト原子が上述されたように電荷蓄積領域のサブセ
ツト内に配置されているが、エンハンスメントタ
イプのドーパント原子は残りの蓄積領域内に含ま
れない。この修正では、エンハンスメントタイプ
の蓄積領域の表面電位は、トランジスタ１２のゲ
ート領域における表面電位と同一に変化し、かつ
メモリの動作は、リードオンリモードの動作であ
ることを除いては、第３図および第４図を参照し
て説明されたものと同様となり、エンハンスメン
トタイプの蓄積領域内の表面電位は、ΦS1の代り
にΦS2となるであろう。言い換えれば、移動可能
な電荷に対する障壁４０の高さは、幾分減少され
るであろう。
されてきた。さらに、多くの変更および修正が、
この発明の性質および精神から離れることなく、
これらの詳細な説明になされ得るであろう。１つ
の修正として、デプリーシヨンタイプのドーパン
ト原子が上述されたように電荷蓄積領域のサブセ
ツト内に配置されているが、エンハンスメントタ
イプのドーパント原子は残りの蓄積領域内に含ま
れない。この修正では、エンハンスメントタイプ
の蓄積領域の表面電位は、トランジスタ１２のゲ
ート領域における表面電位と同一に変化し、かつ
メモリの動作は、リードオンリモードの動作であ
ることを除いては、第３図および第４図を参照し
て説明されたものと同様となり、エンハンスメン
トタイプの蓄積領域内の表面電位は、ΦS1の代り
にΦS2となるであろう。言い換えれば、移動可能
な電荷に対する障壁４０の高さは、幾分減少され
るであろう。
したがつて、このような多くの変更および修正
が、説明された好ましい実施例に対してなされ得
るので、この発明は前述の実施例に限定されるも
のでなく、特許請求の範囲により規定されるもの
であることが理解されるべきである。
が、説明された好ましい実施例に対してなされ得
るので、この発明は前述の実施例に限定されるも
のでなく、特許請求の範囲により規定されるもの
であることが理解されるべきである。
第１図は、この発明により構成されたメモリの
好ましい一実施例の詳細な回路図である。第２Ａ
図および第２Ｂ図は、第１図の実施例のメモリセ
ルの大きく拡大された断面図である。第３図は、
第２Ａ図および第２Ｂ図のメモリセル内のモード
電圧とゲート電圧との関数としての表面電位の類
型を示す１組の曲線を含む図である。第４Ａ図な
いし第４Ｄ図は、第２Ａ図および第２Ｂ図のメモ
リセルがリードオンリモードおよびリードライト
モードの双方においていかに動作するかというこ
とを示す１組の曲線を含む図である。 図において、１１は電荷蓄積領域、１２はトラ
ンジスタ、１３は電荷蓄積領域、１４，１５は１
対のトランジスタ、１６はＩ／Ｏベータライン、
１７はコンダクタ、１８，１９は１対のトランジ
スタ、２０は半導体サブストレート、２１はフイ
ールド酸化物、４１，４１ａは移動可能な電荷、
を示す。
好ましい一実施例の詳細な回路図である。第２Ａ
図および第２Ｂ図は、第１図の実施例のメモリセ
ルの大きく拡大された断面図である。第３図は、
第２Ａ図および第２Ｂ図のメモリセル内のモード
電圧とゲート電圧との関数としての表面電位の類
型を示す１組の曲線を含む図である。第４Ａ図な
いし第４Ｄ図は、第２Ａ図および第２Ｂ図のメモ
リセルがリードオンリモードおよびリードライト
モードの双方においていかに動作するかというこ
とを示す１組の曲線を含む図である。 図において、１１は電荷蓄積領域、１２はトラ
ンジスタ、１３は電荷蓄積領域、１４，１５は１
対のトランジスタ、１６はＩ／Ｏベータライン、
１７はコンダクタ、１８，１９は１対のトランジ
スタ、２０は半導体サブストレート、２１はフイ
ールド酸化物、４１，４１ａは移動可能な電荷、
を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型のドーパント原子を含む本体を
有する半導体サブストレートと、前記サブストレ
ートの表面における一対の互いに隔てられた電荷
蓄積領域と、前記サブストレートの表面において
前記一対の電荷蓄積領域から隔てられたビツトラ
インと、前記サブストレートの表面における、前
記ビツトラインと前記電荷蓄積領域との間のそれ
ぞれのMOSFETトランジスタゲート領域と、前
記蓄積領域上の導体とを備えたリードオンリ／リ
ードライト半導体メモリであつて、 第２の導電型のドーパント原子を前記蓄積領域
の一方に含み、かつ前記サブストレートの本体に
おけるドーピング濃度よりも高いドーピング濃度
を有する前記第１の導電型のドーパント原子を前
記蓄積領域の他方に含み、 前記蓄積領域の両方において電荷が蓄えられる
ようにリードライトモード電圧を前記導体へ、前
記他方の蓄積領域に電位障壁を形成することによ
つて前記一方の蓄積領域に電荷が蓄えられるよう
にすると同時に前記他方の蓄積領域内に電荷が蓄
えられることを防ぐようにリードオンリモード電
圧を前記導体へ、そして２つの制御電圧レベルを
前記MOSFETトランジスタの前記ゲートへ、そ
れぞれ与える手段をさらに含む、半導体メモリ。 ２ 前記第１の導電型の前記ドーパント原子はＰ
型であり、前記第２の導電型の前記ドーパント原
子はＮ型である、特許請求の範囲第１項記載のメ
モリ。 ３ 前記第１の導電型の前記ドーパント原子はＮ
型であり、前記第２の導電型の前記ドーパント原
子はＰ型である、特許請求の範囲第１項記載のメ
モリ。 ４ 前記第２導電型ドーパント原子のピークドー
ピング濃度は少なくとも１×1019原子／cm3であ
る、特許請求の範囲第１項記載のメモリ。 ５ 前記電圧を与える手段は、それぞれの論理信
号に応答して前記電圧を前記導体へ選択的に与え
る第１および第２のトランジスタを含む、特許請
求の範囲第１項記載のメモリ。 ６ 前記導体は多結晶シリコンのパターン化され
た層である、特許請求の範囲第１項記載のメモ
リ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/233,066 US4380803A (en) | 1981-02-10 | 1981-02-10 | Read-only/read-write memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143789A JPS57143789A (en) | 1982-09-06 |
| JPH0419710B2 true JPH0419710B2 (ja) | 1992-03-31 |
Family
ID=22875748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP943482A Granted JPS57143789A (en) | 1981-02-10 | 1982-01-21 | Read only/read writing memory |
Country Status (6)
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1982
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- 1982-01-21 JP JP943482A patent/JPS57143789A/ja active Granted
Patent Citations (1)
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|---|---|---|---|---|
| JPS53148395A (en) * | 1977-05-31 | 1978-12-23 | Toshiba Corp | Semiconductor memory device |
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