JP4252637B2 - 不輝発性メモリ装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000010410 layer Substances 0.000 claims description 54
- 230000002093 peripheral effect Effects 0.000 claims description 46
- 238000005468 ion implantation Methods 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 29
- 150000002500 ions Chemical class 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 17
- 241000293849 Cordylanthus Species 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 69
- 230000000903 blocking effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置の製造に係り、特にＮＯＲ形不揮発性メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性記憶素子として広く使用されるＥＰＲＯＭ（Erasable and Programmable Read Only Memory）におけるプログラム動作はドレイン側にチャンネルホットエレクトロン（Channel Hot Electron：以下“ＣＨＥ”と称する）を形成し、これをフローティングゲートに注入する電気的方法によりなされ、消去動作はメモリセルを紫外線に露出させてフローティングゲートに捕獲された電子を放出する光学的方法によりなされる。
【０００３】
図９は、前述のように、ドレイン附近に形成されたＣＨＥをドレイン側のチャンネルからフローティングゲートに注入させることによりプログラム動作を行なう従来の不揮発性メモリセルの断面図である。
図９を参照すれば、通常の不揮発性メモリセルは半導体基板１００上にゲート酸化膜１０２が形成され、その上にフローティングゲート１０４が形成されている。フローティングゲート１０４上には層間絶縁膜１０６、例えばＯＮＯ（Oxide/Nitride/Oxide ）膜、を介してコントロールゲート１０８が形成されている。
【０００４】
即ち、フローティングゲート１０４がソース領域１１２及びドレイン領域１１４との間のチャンネル領域とコントロールゲート１０８との間に形成されている。
【０００５】
フローティングゲート１０４は電気的に浮遊（float ）されており、その周囲はシリコン酸化膜（図示せず）により絶縁されている。従って、フローティングゲート１０４に電荷が注入されると、その電荷はフローティングゲート１０４に半永久的に残ることになる。
【０００６】
図１０は図９に示したメモリセルを配列させて作製したＮＯＲ形不揮発性メモリ装置の一例を部分的に示した回路図である。
図９及び図１０に基づき通常の不揮発性メモリ装置の動作を説明すれば次のようである。符号Ａで示した円内の選択されたセルを読出すための動作はフローティングゲート１０４に貯蔵された電荷の有無を感知することにより行われる。ドレイン領域１１４に任意の電圧Ｖｄ、例えば１．０Ｖの電圧を印加し、同時にコントロールゲート１０８にはＶcg、例えば１．５〜５．０Ｖの電圧を印加した時、ドレイン領域１１４からソース領域１１２に流れるドレイン電流の有無はフローティングゲート１０４に貯蔵された電荷の量に依存する。このドレイン電流の有無からセルの状態、即ちトランジスタのオン（ｏｎ）またはオフ（ｏｆｆ）が判別される。この際、コントロールゲート１０８に印加される電圧Ｖcgとして電源電圧（power voltage ）Ｖccが使われる。ところが、使用者は広範のＶccにおける動作を要求するので、消去されたセルのスレショルド電圧（threshold voltage ）Ｖthは十分に低くなければならない。即ち、消去されたセルの情報が正しく読出されるためには消去されたセルのスレショルド電圧がコントロールゲートに加えられる電源電圧Ｖccより十分に低くなければならない。
【０００７】
符号Ａで示した円内の選択セルをプログラムするための動作はＣＨＥ注入を用いる。選択されたビットラインＢ／Ｌ−１にドレイン電圧Ｖｄ＝６Ｖを印加し、選択されたワードラインＷ／Ｌ−１にコントロールゲート電圧Ｖcg＝１０〜１４Ｖを印加し、非選択されたワードラインＷ／Ｌ−２、Ｗ／Ｌ−３、Ｗ／Ｌ−４を全て接地させると、チャンネルに流れる電子の一部がドレイン電圧Ｖd による横側電界により加速され、加速された電子がセルのゲート酸化膜１０２を通過（tunneling ）し得るエネルギを有することになると、コントロールゲート電圧による垂直方向の電界によりフローティングゲート１０４に注入される。
【０００８】
図１１は前述のような不揮発性メモリセルアレイの各動作条件を例示したものである。
ここで、プログラム動作時に電子がフローティングゲートに捕獲される量はフローティングゲートの電位で決定される。フローティングゲートに電子が捕獲されるとコントロールゲートで制御されるトランジスタのスレショルド電圧（Ｖth）が上昇し、このスレショルド電圧の変化（ΔＶth）に応じて情報“１”または“１”が決定される。
【０００９】
図１２は上記のように動作する不揮発性メモリセルにおけるプログラム後及び消去後のスレショルド電圧の変化（ΔＶth）を示したグラフである。
一般に、低印加電圧及び短い書込時間でスレショルド電圧が大きくシフト（shift ）することが望ましい。
しかし、前述したようにＣＨＥをフローティングゲートに注入させることによりプログラム動作を行なうＮＯＲ形不揮発性メモリ装置はプログラム動作時に問題がある。次いで、これについて詳しく説明する。
【００１０】
図１３は図９に示す不揮発性メモリセルの等価回路図（equivalent circuit）である。
図１０に示すように、ＮＯＲ形不揮発性メモリ装置でプログラム動作が行われる時、図１１に例示するように、選択セルＡとビットラインとを共有する非選択されたセルＢはドレインには６Ｖ、コントロールゲートには０Ｖの電圧が印加された状態である。
【００１１】
一方、非選択セルＢは通常的に知られる容量性カップリング（capacitive coupling ）原理によりフローティングゲートがドレイン領域にカップリングされてフローティングゲートの電位がドレイン領域の電位に影響を受ける。この時のフローティングゲート電圧は次のように導出される。
まず、図１３から次のような数式１が導き出される。
【００１２】
数式１
Vfg=γcg・Vcg+＋γd ・Vd＋γs ・Vs＋γb ・Vb
式中、Ｖfgはフローティングゲート電圧、Ｖcgはコントロールゲート電圧、Ｖd はドレイン電圧、Ｖs はソース電圧、Ｖb はバルク電圧である。γcg、γd 、γs 及びγb は各々カップリング比（coupling ratio）を示し、次のように表現出来る。
【００１３】
γcg=Cono/Ctotal
γd=Cd/Ctotal
γs=Cs/Ctotal
γb=Cb/Ctotal
ここで、Ｃtotal ＝Ｃono ＋Ｃd ＋Ｃb ＋Ｃs に限定され、Ｃono は層間絶縁膜のキャパシタンス、Ｃd はフローティングゲートとドレイン接合とのオーバーラップキャパシタンス、Ｃs はフローティングゲートとソース接合とのオーバーラップキャパシタンス、Ｃb はゲート酸化膜のキャパシタンスである。
【００１４】
プログラム動作時、非選択されたセルのコントロールゲート電圧（Ｖcg）、バルク電圧（Ｖb ）及びソース電圧（Ｖs ）は全て０Ｖなので、フローティングゲート電圧Ｖfgは次の数式２の通りである。
【００１５】
数式２
Vfg=γd ・Vd
前述したように容量性カップリングにより非選択されたセルではそのセルのフローティングゲートに誘起された電圧によりチャンネル領域に弱反転層（weak inversion layer）が形成され、フローティングゲート電圧が増加してそのセルでのスレショルド電圧Ｖthを超過すると、チャンネルが完全に形成されてチャンネルを通した漏れ電流が急激に増加することになる。
【００１６】
図１４は従来のＮＯＲ形不揮発性メモリ装置の非選択セルにおけるドレイン電圧による漏れ電流現像を示したグラフである。
【００１７】
上記のように発生される漏れ電流は消去されたセルのＶthが低いほどさらに深刻な問題を引起こすのは明白なことであり、広範の動作電圧Ｖccを要求する素子であるほどこのような漏れ電流はさらに問題となっている。このように、非選択セルでドレイン電圧により発生される漏れ電流は１つのビットラインを共有する全ての非選択セルで発生する。従って、プログラムの動作時、ビットラインに印加される電圧が減少して選択セルのプログラム速度を低下させるという問題が発生する。
従って、非選択セルにおける漏れ電流を抑制するためには数式２に示したように、得られるＶfgをできるだけ小さくすることにより非選択セルのチャンネル領域で反転層が形成されることを抑制する必要がある。
【００１８】
【発明が解決しようとする課題】
従って、本発明の課題はフローティングゲートとドレイン領域とのオーバーラップキャパシタンス（Ｃd ）を減少させることにより、ドレインカップリング比（γd ）が増加することを防止してセル特性が低下することを防止し得る不揮発性メモリ装置を提供することである。
また、本発明の他の課題は不揮発性メモリ装置の製造方法を提供することである。
【００２１】
【課題を解決するための手段】
前述した課題を達成するために本発明は、セルアレイ領域と周辺回路領域とを含む第１導電形の半導体基板上に活性領域と非活性領域とを限定する。次いで、活性領域上に絶縁膜を形成する。次いで、セルアレイ領域の絶縁膜上に第１導電層及び層間絶縁膜を順次に形成する。次いで、セルアレイ領域の層間絶縁膜及び周辺回路領域の絶縁膜上に第２導電層を形成する。次いで、セルアレイ領域で第２導電層、層間絶縁膜、第１導電層及び絶縁膜をパタニングして下部からゲート酸化膜、フローティングゲート、層間絶縁膜パターン及びコントロールゲートが順次に積層されているゲートパターンを形成すると同時にこのゲートパターンの両側の活性領域を露出させる。次いで、セルアレイ領域の露出された活性領域にソース／ドレイン領域の形成のための第２導電形の不純物イオンを注入してイオン注入層を形成する。次いで、周辺回路領域で第２導電層及び絶縁膜をパタニングして周辺回路用のゲート及びゲート絶縁膜を形成する。次いで、イオン注入層が形成された結果物を熱酸化させてセルアレイ領域では活性領域にソース／ドレインを形成すると同時にセルアレイ領域のソース／ドレイン領域の表面にゲート酸化膜より厚い第１酸化膜を形成してソース／ドレイン領域とフローティングゲートとの間でゲート酸化膜の両側にゲート酸化膜より厚いバーズビーク領域を形成して周辺回路領域では第１酸化膜より薄い第２酸化膜を形成する形成する。次いで、第１酸化膜が露出された状態に結果物上に第２導電形の低濃度不純物イオンを注入してセルアレイ領域では第１酸化膜により低濃度不純物の注入が遮断された状態で周辺回路領域にだけＬＤＤイオン注入層を形成する。次いで、ゲートパターン及び周辺回路用のゲートの側壁にスペーサを形成する。最後に、結果物上に第２導電形の高濃度不純物イオンを注入して周辺回路領域にＬＤＤ構造のソース／ドレイン領域を形成する。
【００２２】
ＬＤＤイオン注入層を形成する段階において第２導電形の低濃度不純物イオンは不純物イオンがＬＤＤイオン注入遮断用酸化膜を通過しない程度のエネルギで注入される。
【００２３】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳しく説明する。
図１（ａ）及び図１（ｂ）は各々本発明による不揮発性メモリ装置のセル及び周辺回路領域の断面図である。
【００２４】
図１（ａ）及び図１（ｂ）を参照すれば、本発明による不揮発性メモリ装置のセルアレイ領域は、第１導電形、例えばＰ形の半導体基板４００と、この半導体基板４００の主表面にチャンネル領域を介して相互離隔されている第２導電形、例えばＮ形のソース／ドレイン領域４１２と、チャンネル領域の上部の半導体基板４００の表面に形成されたゲート酸化膜４０２と、このゲート酸化膜４０２上に形成されたフローティングゲート４０４と、このフローティングゲート４０４の上部にフローティングゲート４０４と離隔されて形成されたコントロールゲート４０８と、ソース／ドレイン領域４１２とフローティングゲート４０４との間に形成されてゲート酸化膜４０２より厚い、望ましくは約１００〜１０００オングストロームの厚さを有するバーズビーク領域４１４とを含む。フローティングゲート４０４とコントロールゲート４０８との間には層間絶縁膜４０６が介在している。望ましくは、層間絶縁膜４０６はＯＮＯ膜で形成されている。
【００２５】
また、フローティングゲート４０４の縁部はソース／ドレイン領域４１２とオーバーラップされており、バーズビーク領域４１４はオーバーラップされた領域内に形成されている。
また、本発明による不揮発性メモリ装置の周辺回路領域は第１導電形、例えばＰ形の半導体基板４００と、この半導体基板４００の主表面にチャンネル領域を介して相互離隔されており、第２導電形の不純物でドーピングされたＬＤＤ構造のソース／ドレイン領域４２４と、チャンネル領域の上部でゲート酸化膜４２２を介在して形成された周辺回路用ゲート４２８を含むトランジスタとで構成される。
【００２６】
このように構成された本発明による不揮発性メモリ装置ではセルアレイ領域でソース／ドレイン領域とフローティングゲートとがオーバーラップされる領域にゲート酸化膜より厚いバーズビーク領域が形成されているため、γd に直接影響を与えるドレイン領域のオーバーラップキャパシタンスＣｄを減少させる効果が得られる。
【００２７】
図２（ａ）及び図２（ｂ）乃至図８（ａ）及び図８（ｂ）は本発明の望ましい実施の形態に応じる不揮発性メモリ装置の製造方法を説明するため工程順序別に示した断面図である。各図面において、（ａ）はセルアレイ領域の断面図であり、（ｂ）は周辺回路領域の断面図である。
図２（ａ）及び図２（ｂ）を参照すれば、第１導電形の半導体基板５００、例えばＰ形のシリコン基板に活性領域と非活性領とを限定した後、活性領域の上部に絶縁膜５０２、例えば熱酸化工程により得られる酸化膜を約９０オングストロームの厚さに形成する。
【００２８】
次に、図３（ａ）及び図３（ｂ）を参照すれば、絶縁膜５０２が形成された結果物上に第１導電層、例えばポリシリコン層及び層間絶縁膜、例えばＯＮＯ膜を形成した後、これらをパタニングしてセルアレイ領域に第１導電層パターン５０４及び層間絶縁膜パターン５０６を形成する。その後、周辺回路領域に絶縁膜５０３を薄く形成し、セルアレイ領域及び周辺回路領域の上面に全体的に第２導電層５０８、例えばポリシリコン層を形成する。
【００２９】
次に、図４（ａ）及び図４（ｂ）を参照すれば、結果物のセルアレイ領域及び周辺回路領域にフォトレジスト層を形成した後、セルアレイ領域でフォトレジスト層をパタニングしてコントロールゲートの形成のための第１フォトレジストパターン５１０を形成する。その後、セルアレイ領域で第１フォトレジストパターン５１０を蝕刻マスクとして第２導電層５０８、層間絶縁膜パターン５０６、第１導電層パターン５０４及び酸化膜５０２を自己整合的に蝕刻してコントロールゲート５０８Ａ、層間絶縁膜パターン５０６Ａ、フローティングゲート５０４Ａ及びゲート酸化膜５０２Ａを形成してこれらで構成されたゲートパターン５５０を形成する。
【００３０】
次いで、セルアレイ領域にソース／ドレイン領域を形成するため、第１フォトレジストパターン５１０をイオン注入マスクとして使用して結果物上に第２導電形、即ちＮ形の不純物イオン５１２、例えばＡｓイオンを注入してセルアレイ領域の半導体基板５００内にイオン注入層５３０を形成する。この際、周辺回路領域では第１フォトレジストパターン５１０及び第２導電層５０８がそのまま残っているので、半導体基板５００の周辺回路領域にはＮ形の不純物イオン５１２は注入されない。
【００３１】
本実施の形態ではイオン注入層５３０の形成のためのイオン注入を第１フォトレジストパターン５１０を除去しない状態で行なうと説明したが、第１フォトレジストパターン５１０を除去した後、別のイオン注入マスクを使用せず全面イオン注入（blanket implantation）を実施することも出来る。この際、周辺回路領域には第２導電層５０８がイオン注入マスクの役割をするので半導体基板５００の周辺回路領域にはＮ形の不純物イオン５１２は注入されない。
【００３２】
次に、図５（ａ）及び図５（ｂ）を参照すれば、第１フォトレジストパターン５１０を除去し、結果物のセルアレイ領域及び周辺回路領域にフォトレジスト層を形成した後、このフォトレジスト層をパタニングして周辺回路領域に周辺回路用のゲートを形成するための第２フォトレジストパターン５２０を形成する。この際、セルアレイ領域は第２フォトレジストパターン５２０により覆われている。次いで、第２フォトレジストパターン５２０を蝕刻マスクとして第２導電層５０８及び酸化膜５０３を蝕刻することにより、周辺回路領域に周辺回路用のゲート５０８Ｂ及びゲート酸化膜５０３Ａを形成する。
【００３３】
次に、図６（ａ）及び図６（ｂ）を参照すれば、第２フォトレジストパターン５２０を除去した後、その結果物を熱酸化させることにより、イオン注入層５３０の不純物が拡散されたソース／ドレイン領域５３２を形成すると同時にソース／ドレイン領域５３２の表面にゲート酸化膜５０２Ａより厚いＬＤＤイオン注入遮断用酸化膜５１４を所定の厚さに形成する。この際、周辺回路領域においても熱酸化工程により半導体基板５００の表面に酸化薄膜５１５が形成される。
【００３４】
しかし、半導体基板５００のうちセルアレイ領域の表面にはソース／ドレイン領域５３２から不純物イオンが注入されているので酸化膜５１５の厚さはＬＤＤイオン注入遮断用酸化膜５１４の厚さに比べてかなり薄く形成される。望ましくは、ＬＤＤイオン注入遮断用酸化膜５１４を酸化膜５１５より少なくとも２００オングストロームほど厚く形成させる。その結果、ゲートパターン５５０の周囲が酸化され、フローティングゲート５０４Ａとソース／ドレイン領域５３２のオーバーラップ領域にはゲート酸化膜５０２Ａより厚いバーズビーク領域５１８が形成される。このように形成されたバーズビーク領域５１８はフローティングゲート５０４Ａとソース／ドレイン領域５３２との間に介在される絶縁膜の厚さを増加させることにより、ドレイン領域のオーバーラップキャパシタンスＣｄを減少させる効果が得られる。
一方、前述したように熱処理過程を通して“Ｒ２”で表示した円部に示したように周辺回路領域の周辺回路用ゲート５０８Ｂの縁下部も熱酸化されてラウンド処理される。
【００３５】
次に、図７（ａ）及び図７（ｂ）を参照すれば、セルアレイ領域を覆う特別なイオン注入マスクなしに第２導電形の不純物イオン５２２、例えばＰイオンを全面注入して周辺回路領域の半導体基板５００内にＬＤＤイオン注入層５４０を形成する。この際、不純物イオン５２２の注入エネルギは不純物イオン５２２が周辺回路領域の酸化膜５１５は通過し、ＬＤＤイオン注入遮断用酸化膜５１４は通過しない程度に調節する。
【００３６】
次に、図８（ａ）及び図８（ｂ）を参照すれば、ＬＤＤイオン注入層５４０が形成された半導体基板の全面にＣＶＤによる絶縁層、例えば酸化層を形成した後、これを異方性蝕刻してゲートパターン５５０及び周辺回路用のゲート５０８Ｂの側壁に各々スペーサ５６２、５６４を形成する。
次いで、スペーサ５６２、５６４、ゲートパターン５５０及び周辺回路用のゲート５０８Ｂをイオン注入マスクとして第２導電形の不純物イオン５７０、例えば、Ａｓイオンを注入した後、後続熱処理工程を通して周辺回路用のゲート５０８Ｂの両側の半導体基板５００の表面にＬＤＤ構造のソース／ドレイン領域５７４を形成することにより、セルアレイ領域及び周辺回路領域のトランジスタを完成する。
以降の工程は通常のＣＭＯＳ形成工程に従う。
【００３７】
以上、本発明を具体的な実施の形態に基づき詳しく説明したが、本発明は前述した実施の形態に限定されることなく、本発明の技術的思想の範囲内で当分野で通常の知識を有する者により多様な変形が可能である。
【００３８】
【発明の効果】
前述したように、本発明は、セルアレイ領域でソース／ドレイン領域とフローティングゲートとがオーバーラップされる部分にゲート酸化膜より厚い酸化膜よりなるバーズビーク領域を形成しているので、γd に直接影響を与えるドレイン領域のオーバーラップキャパシタンスＣd を減少させる効果が得られる。
【００３９】
また、周辺回路用トランジスタの製造時、ＬＤＤイオン注入層を形成するためのイオン注入工程時にＬＤＤイオン注入遮断用酸化膜により不純物がセルアレイ領域に注入されることが遮断されるので、従来の技術と同様にセルアレイ領域にＬＤＤイオン注入層を形成するための不純物がイオン注入されることを防止するための別のフォトレジストパターンの形成が不用である。
そして、本発明によれば、工程を単純化し、セルのプログラム特性を向上させことが出来る。
【図面の簡単な説明】
【図１】本発明の望ましい実施の形態による不揮発性メモリ装置のセルアレイ領域の要部及び周辺回路領域の要部を示す断面図である。
【図２】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その１）。
【図３】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その２）。
【図４】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その３）。
【図５】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その４）。
【図６】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その５）。
【図７】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その６）。
【図８】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その７）。
【図９】従来の不揮発性メモリセルの断面図である。
【図１０】ＮＯＲ形不揮発性メモリ装置の一例を部分的に示す回路図である。
【図１１】不揮発性メモリセルアレイの各動作条件を例示する図である。
【図１２】ＮＯＲ形不揮発性メモリセルのプログラム後及び消去後のスレショルド電圧の変化を示すグラフである。
【図１３】図９の不揮発性メモリセルの等価回路図である。
【図１４】従来のＮＯＲ形不揮発性メモリ装置の非選択セルにおけるドレイン電圧による漏れ電流の現像を示すグラフである。
【符号の説明】
４００ Ｐ形の半導体基板
４０２ ゲート酸化膜
４０４ フローティングゲート
４０６ 層間絶縁膜
４０８ コントロールゲート
４１２ ソース／ドレイン領域
４１４ バーズビーク領域
４２２ ゲート酸化膜
４２４ ソース／ドレイン領域
４２８ 周辺回路用ゲート
５００ 半導体基板
５０２、５０３ 絶縁膜
５０２Ａ ゲート酸化膜
５０３Ａ ゲート酸化膜
５０４ 第１導電層パターン
５０４Ａ フローティングゲート
５０６ 層間絶縁膜パターン
５０６Ａ 層間絶縁膜パターン
５０８ 第２導電層
５０８Ａ コントロールゲート
５０８Ｂ 周辺回路用のゲート
５１０ 第１フォトレジストパターン
５１２ Ｎ形の不純物イオン
５１４ ＬＤＤイオン注入遮断用酸化膜
５１５ 酸化薄膜
５１８ バーズビーク領域
５２０ 第２フォトレジストパターン
５２２ 第１導電形の不純物イオン
５３０ イオン注入層
５３２ ソース／ドレイン領域
５４０ ＬＤＤイオン注入層
５５０ ゲートパターン
５６２、５６４ スペーサ
５７０ 第２導電形の不純物イオン
５７４ ソース／ドレイン領域
【発明の属する技術分野】
本発明は、集積回路装置の製造に係り、特にＮＯＲ形不揮発性メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性記憶素子として広く使用されるＥＰＲＯＭ（Erasable and Programmable Read Only Memory）におけるプログラム動作はドレイン側にチャンネルホットエレクトロン（Channel Hot Electron：以下“ＣＨＥ”と称する）を形成し、これをフローティングゲートに注入する電気的方法によりなされ、消去動作はメモリセルを紫外線に露出させてフローティングゲートに捕獲された電子を放出する光学的方法によりなされる。
【０００３】
図９は、前述のように、ドレイン附近に形成されたＣＨＥをドレイン側のチャンネルからフローティングゲートに注入させることによりプログラム動作を行なう従来の不揮発性メモリセルの断面図である。
図９を参照すれば、通常の不揮発性メモリセルは半導体基板１００上にゲート酸化膜１０２が形成され、その上にフローティングゲート１０４が形成されている。フローティングゲート１０４上には層間絶縁膜１０６、例えばＯＮＯ（Oxide/Nitride/Oxide ）膜、を介してコントロールゲート１０８が形成されている。
【０００４】
即ち、フローティングゲート１０４がソース領域１１２及びドレイン領域１１４との間のチャンネル領域とコントロールゲート１０８との間に形成されている。
【０００５】
フローティングゲート１０４は電気的に浮遊（float ）されており、その周囲はシリコン酸化膜（図示せず）により絶縁されている。従って、フローティングゲート１０４に電荷が注入されると、その電荷はフローティングゲート１０４に半永久的に残ることになる。
【０００６】
図１０は図９に示したメモリセルを配列させて作製したＮＯＲ形不揮発性メモリ装置の一例を部分的に示した回路図である。
図９及び図１０に基づき通常の不揮発性メモリ装置の動作を説明すれば次のようである。符号Ａで示した円内の選択されたセルを読出すための動作はフローティングゲート１０４に貯蔵された電荷の有無を感知することにより行われる。ドレイン領域１１４に任意の電圧Ｖｄ、例えば１．０Ｖの電圧を印加し、同時にコントロールゲート１０８にはＶcg、例えば１．５〜５．０Ｖの電圧を印加した時、ドレイン領域１１４からソース領域１１２に流れるドレイン電流の有無はフローティングゲート１０４に貯蔵された電荷の量に依存する。このドレイン電流の有無からセルの状態、即ちトランジスタのオン（ｏｎ）またはオフ（ｏｆｆ）が判別される。この際、コントロールゲート１０８に印加される電圧Ｖcgとして電源電圧（power voltage ）Ｖccが使われる。ところが、使用者は広範のＶccにおける動作を要求するので、消去されたセルのスレショルド電圧（threshold voltage ）Ｖthは十分に低くなければならない。即ち、消去されたセルの情報が正しく読出されるためには消去されたセルのスレショルド電圧がコントロールゲートに加えられる電源電圧Ｖccより十分に低くなければならない。
【０００７】
符号Ａで示した円内の選択セルをプログラムするための動作はＣＨＥ注入を用いる。選択されたビットラインＢ／Ｌ−１にドレイン電圧Ｖｄ＝６Ｖを印加し、選択されたワードラインＷ／Ｌ−１にコントロールゲート電圧Ｖcg＝１０〜１４Ｖを印加し、非選択されたワードラインＷ／Ｌ−２、Ｗ／Ｌ−３、Ｗ／Ｌ−４を全て接地させると、チャンネルに流れる電子の一部がドレイン電圧Ｖd による横側電界により加速され、加速された電子がセルのゲート酸化膜１０２を通過（tunneling ）し得るエネルギを有することになると、コントロールゲート電圧による垂直方向の電界によりフローティングゲート１０４に注入される。
【０００８】
図１１は前述のような不揮発性メモリセルアレイの各動作条件を例示したものである。
ここで、プログラム動作時に電子がフローティングゲートに捕獲される量はフローティングゲートの電位で決定される。フローティングゲートに電子が捕獲されるとコントロールゲートで制御されるトランジスタのスレショルド電圧（Ｖth）が上昇し、このスレショルド電圧の変化（ΔＶth）に応じて情報“１”または“１”が決定される。
【０００９】
図１２は上記のように動作する不揮発性メモリセルにおけるプログラム後及び消去後のスレショルド電圧の変化（ΔＶth）を示したグラフである。
一般に、低印加電圧及び短い書込時間でスレショルド電圧が大きくシフト（shift ）することが望ましい。
しかし、前述したようにＣＨＥをフローティングゲートに注入させることによりプログラム動作を行なうＮＯＲ形不揮発性メモリ装置はプログラム動作時に問題がある。次いで、これについて詳しく説明する。
【００１０】
図１３は図９に示す不揮発性メモリセルの等価回路図（equivalent circuit）である。
図１０に示すように、ＮＯＲ形不揮発性メモリ装置でプログラム動作が行われる時、図１１に例示するように、選択セルＡとビットラインとを共有する非選択されたセルＢはドレインには６Ｖ、コントロールゲートには０Ｖの電圧が印加された状態である。
【００１１】
一方、非選択セルＢは通常的に知られる容量性カップリング（capacitive coupling ）原理によりフローティングゲートがドレイン領域にカップリングされてフローティングゲートの電位がドレイン領域の電位に影響を受ける。この時のフローティングゲート電圧は次のように導出される。
まず、図１３から次のような数式１が導き出される。
【００１２】
数式１
Vfg=γcg・Vcg+＋γd ・Vd＋γs ・Vs＋γb ・Vb
式中、Ｖfgはフローティングゲート電圧、Ｖcgはコントロールゲート電圧、Ｖd はドレイン電圧、Ｖs はソース電圧、Ｖb はバルク電圧である。γcg、γd 、γs 及びγb は各々カップリング比（coupling ratio）を示し、次のように表現出来る。
【００１３】
γcg=Cono/Ctotal
γd=Cd/Ctotal
γs=Cs/Ctotal
γb=Cb/Ctotal
ここで、Ｃtotal ＝Ｃono ＋Ｃd ＋Ｃb ＋Ｃs に限定され、Ｃono は層間絶縁膜のキャパシタンス、Ｃd はフローティングゲートとドレイン接合とのオーバーラップキャパシタンス、Ｃs はフローティングゲートとソース接合とのオーバーラップキャパシタンス、Ｃb はゲート酸化膜のキャパシタンスである。
【００１４】
プログラム動作時、非選択されたセルのコントロールゲート電圧（Ｖcg）、バルク電圧（Ｖb ）及びソース電圧（Ｖs ）は全て０Ｖなので、フローティングゲート電圧Ｖfgは次の数式２の通りである。
【００１５】
数式２
Vfg=γd ・Vd
前述したように容量性カップリングにより非選択されたセルではそのセルのフローティングゲートに誘起された電圧によりチャンネル領域に弱反転層（weak inversion layer）が形成され、フローティングゲート電圧が増加してそのセルでのスレショルド電圧Ｖthを超過すると、チャンネルが完全に形成されてチャンネルを通した漏れ電流が急激に増加することになる。
【００１６】
図１４は従来のＮＯＲ形不揮発性メモリ装置の非選択セルにおけるドレイン電圧による漏れ電流現像を示したグラフである。
【００１７】
上記のように発生される漏れ電流は消去されたセルのＶthが低いほどさらに深刻な問題を引起こすのは明白なことであり、広範の動作電圧Ｖccを要求する素子であるほどこのような漏れ電流はさらに問題となっている。このように、非選択セルでドレイン電圧により発生される漏れ電流は１つのビットラインを共有する全ての非選択セルで発生する。従って、プログラムの動作時、ビットラインに印加される電圧が減少して選択セルのプログラム速度を低下させるという問題が発生する。
従って、非選択セルにおける漏れ電流を抑制するためには数式２に示したように、得られるＶfgをできるだけ小さくすることにより非選択セルのチャンネル領域で反転層が形成されることを抑制する必要がある。
【００１８】
【発明が解決しようとする課題】
従って、本発明の課題はフローティングゲートとドレイン領域とのオーバーラップキャパシタンス（Ｃd ）を減少させることにより、ドレインカップリング比（γd ）が増加することを防止してセル特性が低下することを防止し得る不揮発性メモリ装置を提供することである。
また、本発明の他の課題は不揮発性メモリ装置の製造方法を提供することである。
【００２１】
【課題を解決するための手段】
前述した課題を達成するために本発明は、セルアレイ領域と周辺回路領域とを含む第１導電形の半導体基板上に活性領域と非活性領域とを限定する。次いで、活性領域上に絶縁膜を形成する。次いで、セルアレイ領域の絶縁膜上に第１導電層及び層間絶縁膜を順次に形成する。次いで、セルアレイ領域の層間絶縁膜及び周辺回路領域の絶縁膜上に第２導電層を形成する。次いで、セルアレイ領域で第２導電層、層間絶縁膜、第１導電層及び絶縁膜をパタニングして下部からゲート酸化膜、フローティングゲート、層間絶縁膜パターン及びコントロールゲートが順次に積層されているゲートパターンを形成すると同時にこのゲートパターンの両側の活性領域を露出させる。次いで、セルアレイ領域の露出された活性領域にソース／ドレイン領域の形成のための第２導電形の不純物イオンを注入してイオン注入層を形成する。次いで、周辺回路領域で第２導電層及び絶縁膜をパタニングして周辺回路用のゲート及びゲート絶縁膜を形成する。次いで、イオン注入層が形成された結果物を熱酸化させてセルアレイ領域では活性領域にソース／ドレインを形成すると同時にセルアレイ領域のソース／ドレイン領域の表面にゲート酸化膜より厚い第１酸化膜を形成してソース／ドレイン領域とフローティングゲートとの間でゲート酸化膜の両側にゲート酸化膜より厚いバーズビーク領域を形成して周辺回路領域では第１酸化膜より薄い第２酸化膜を形成する形成する。次いで、第１酸化膜が露出された状態に結果物上に第２導電形の低濃度不純物イオンを注入してセルアレイ領域では第１酸化膜により低濃度不純物の注入が遮断された状態で周辺回路領域にだけＬＤＤイオン注入層を形成する。次いで、ゲートパターン及び周辺回路用のゲートの側壁にスペーサを形成する。最後に、結果物上に第２導電形の高濃度不純物イオンを注入して周辺回路領域にＬＤＤ構造のソース／ドレイン領域を形成する。
【００２２】
ＬＤＤイオン注入層を形成する段階において第２導電形の低濃度不純物イオンは不純物イオンがＬＤＤイオン注入遮断用酸化膜を通過しない程度のエネルギで注入される。
【００２３】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳しく説明する。
図１（ａ）及び図１（ｂ）は各々本発明による不揮発性メモリ装置のセル及び周辺回路領域の断面図である。
【００２４】
図１（ａ）及び図１（ｂ）を参照すれば、本発明による不揮発性メモリ装置のセルアレイ領域は、第１導電形、例えばＰ形の半導体基板４００と、この半導体基板４００の主表面にチャンネル領域を介して相互離隔されている第２導電形、例えばＮ形のソース／ドレイン領域４１２と、チャンネル領域の上部の半導体基板４００の表面に形成されたゲート酸化膜４０２と、このゲート酸化膜４０２上に形成されたフローティングゲート４０４と、このフローティングゲート４０４の上部にフローティングゲート４０４と離隔されて形成されたコントロールゲート４０８と、ソース／ドレイン領域４１２とフローティングゲート４０４との間に形成されてゲート酸化膜４０２より厚い、望ましくは約１００〜１０００オングストロームの厚さを有するバーズビーク領域４１４とを含む。フローティングゲート４０４とコントロールゲート４０８との間には層間絶縁膜４０６が介在している。望ましくは、層間絶縁膜４０６はＯＮＯ膜で形成されている。
【００２５】
また、フローティングゲート４０４の縁部はソース／ドレイン領域４１２とオーバーラップされており、バーズビーク領域４１４はオーバーラップされた領域内に形成されている。
また、本発明による不揮発性メモリ装置の周辺回路領域は第１導電形、例えばＰ形の半導体基板４００と、この半導体基板４００の主表面にチャンネル領域を介して相互離隔されており、第２導電形の不純物でドーピングされたＬＤＤ構造のソース／ドレイン領域４２４と、チャンネル領域の上部でゲート酸化膜４２２を介在して形成された周辺回路用ゲート４２８を含むトランジスタとで構成される。
【００２６】
このように構成された本発明による不揮発性メモリ装置ではセルアレイ領域でソース／ドレイン領域とフローティングゲートとがオーバーラップされる領域にゲート酸化膜より厚いバーズビーク領域が形成されているため、γd に直接影響を与えるドレイン領域のオーバーラップキャパシタンスＣｄを減少させる効果が得られる。
【００２７】
図２（ａ）及び図２（ｂ）乃至図８（ａ）及び図８（ｂ）は本発明の望ましい実施の形態に応じる不揮発性メモリ装置の製造方法を説明するため工程順序別に示した断面図である。各図面において、（ａ）はセルアレイ領域の断面図であり、（ｂ）は周辺回路領域の断面図である。
図２（ａ）及び図２（ｂ）を参照すれば、第１導電形の半導体基板５００、例えばＰ形のシリコン基板に活性領域と非活性領とを限定した後、活性領域の上部に絶縁膜５０２、例えば熱酸化工程により得られる酸化膜を約９０オングストロームの厚さに形成する。
【００２８】
次に、図３（ａ）及び図３（ｂ）を参照すれば、絶縁膜５０２が形成された結果物上に第１導電層、例えばポリシリコン層及び層間絶縁膜、例えばＯＮＯ膜を形成した後、これらをパタニングしてセルアレイ領域に第１導電層パターン５０４及び層間絶縁膜パターン５０６を形成する。その後、周辺回路領域に絶縁膜５０３を薄く形成し、セルアレイ領域及び周辺回路領域の上面に全体的に第２導電層５０８、例えばポリシリコン層を形成する。
【００２９】
次に、図４（ａ）及び図４（ｂ）を参照すれば、結果物のセルアレイ領域及び周辺回路領域にフォトレジスト層を形成した後、セルアレイ領域でフォトレジスト層をパタニングしてコントロールゲートの形成のための第１フォトレジストパターン５１０を形成する。その後、セルアレイ領域で第１フォトレジストパターン５１０を蝕刻マスクとして第２導電層５０８、層間絶縁膜パターン５０６、第１導電層パターン５０４及び酸化膜５０２を自己整合的に蝕刻してコントロールゲート５０８Ａ、層間絶縁膜パターン５０６Ａ、フローティングゲート５０４Ａ及びゲート酸化膜５０２Ａを形成してこれらで構成されたゲートパターン５５０を形成する。
【００３０】
次いで、セルアレイ領域にソース／ドレイン領域を形成するため、第１フォトレジストパターン５１０をイオン注入マスクとして使用して結果物上に第２導電形、即ちＮ形の不純物イオン５１２、例えばＡｓイオンを注入してセルアレイ領域の半導体基板５００内にイオン注入層５３０を形成する。この際、周辺回路領域では第１フォトレジストパターン５１０及び第２導電層５０８がそのまま残っているので、半導体基板５００の周辺回路領域にはＮ形の不純物イオン５１２は注入されない。
【００３１】
本実施の形態ではイオン注入層５３０の形成のためのイオン注入を第１フォトレジストパターン５１０を除去しない状態で行なうと説明したが、第１フォトレジストパターン５１０を除去した後、別のイオン注入マスクを使用せず全面イオン注入（blanket implantation）を実施することも出来る。この際、周辺回路領域には第２導電層５０８がイオン注入マスクの役割をするので半導体基板５００の周辺回路領域にはＮ形の不純物イオン５１２は注入されない。
【００３２】
次に、図５（ａ）及び図５（ｂ）を参照すれば、第１フォトレジストパターン５１０を除去し、結果物のセルアレイ領域及び周辺回路領域にフォトレジスト層を形成した後、このフォトレジスト層をパタニングして周辺回路領域に周辺回路用のゲートを形成するための第２フォトレジストパターン５２０を形成する。この際、セルアレイ領域は第２フォトレジストパターン５２０により覆われている。次いで、第２フォトレジストパターン５２０を蝕刻マスクとして第２導電層５０８及び酸化膜５０３を蝕刻することにより、周辺回路領域に周辺回路用のゲート５０８Ｂ及びゲート酸化膜５０３Ａを形成する。
【００３３】
次に、図６（ａ）及び図６（ｂ）を参照すれば、第２フォトレジストパターン５２０を除去した後、その結果物を熱酸化させることにより、イオン注入層５３０の不純物が拡散されたソース／ドレイン領域５３２を形成すると同時にソース／ドレイン領域５３２の表面にゲート酸化膜５０２Ａより厚いＬＤＤイオン注入遮断用酸化膜５１４を所定の厚さに形成する。この際、周辺回路領域においても熱酸化工程により半導体基板５００の表面に酸化薄膜５１５が形成される。
【００３４】
しかし、半導体基板５００のうちセルアレイ領域の表面にはソース／ドレイン領域５３２から不純物イオンが注入されているので酸化膜５１５の厚さはＬＤＤイオン注入遮断用酸化膜５１４の厚さに比べてかなり薄く形成される。望ましくは、ＬＤＤイオン注入遮断用酸化膜５１４を酸化膜５１５より少なくとも２００オングストロームほど厚く形成させる。その結果、ゲートパターン５５０の周囲が酸化され、フローティングゲート５０４Ａとソース／ドレイン領域５３２のオーバーラップ領域にはゲート酸化膜５０２Ａより厚いバーズビーク領域５１８が形成される。このように形成されたバーズビーク領域５１８はフローティングゲート５０４Ａとソース／ドレイン領域５３２との間に介在される絶縁膜の厚さを増加させることにより、ドレイン領域のオーバーラップキャパシタンスＣｄを減少させる効果が得られる。
一方、前述したように熱処理過程を通して“Ｒ２”で表示した円部に示したように周辺回路領域の周辺回路用ゲート５０８Ｂの縁下部も熱酸化されてラウンド処理される。
【００３５】
次に、図７（ａ）及び図７（ｂ）を参照すれば、セルアレイ領域を覆う特別なイオン注入マスクなしに第２導電形の不純物イオン５２２、例えばＰイオンを全面注入して周辺回路領域の半導体基板５００内にＬＤＤイオン注入層５４０を形成する。この際、不純物イオン５２２の注入エネルギは不純物イオン５２２が周辺回路領域の酸化膜５１５は通過し、ＬＤＤイオン注入遮断用酸化膜５１４は通過しない程度に調節する。
【００３６】
次に、図８（ａ）及び図８（ｂ）を参照すれば、ＬＤＤイオン注入層５４０が形成された半導体基板の全面にＣＶＤによる絶縁層、例えば酸化層を形成した後、これを異方性蝕刻してゲートパターン５５０及び周辺回路用のゲート５０８Ｂの側壁に各々スペーサ５６２、５６４を形成する。
次いで、スペーサ５６２、５６４、ゲートパターン５５０及び周辺回路用のゲート５０８Ｂをイオン注入マスクとして第２導電形の不純物イオン５７０、例えば、Ａｓイオンを注入した後、後続熱処理工程を通して周辺回路用のゲート５０８Ｂの両側の半導体基板５００の表面にＬＤＤ構造のソース／ドレイン領域５７４を形成することにより、セルアレイ領域及び周辺回路領域のトランジスタを完成する。
以降の工程は通常のＣＭＯＳ形成工程に従う。
【００３７】
以上、本発明を具体的な実施の形態に基づき詳しく説明したが、本発明は前述した実施の形態に限定されることなく、本発明の技術的思想の範囲内で当分野で通常の知識を有する者により多様な変形が可能である。
【００３８】
【発明の効果】
前述したように、本発明は、セルアレイ領域でソース／ドレイン領域とフローティングゲートとがオーバーラップされる部分にゲート酸化膜より厚い酸化膜よりなるバーズビーク領域を形成しているので、γd に直接影響を与えるドレイン領域のオーバーラップキャパシタンスＣd を減少させる効果が得られる。
【００３９】
また、周辺回路用トランジスタの製造時、ＬＤＤイオン注入層を形成するためのイオン注入工程時にＬＤＤイオン注入遮断用酸化膜により不純物がセルアレイ領域に注入されることが遮断されるので、従来の技術と同様にセルアレイ領域にＬＤＤイオン注入層を形成するための不純物がイオン注入されることを防止するための別のフォトレジストパターンの形成が不用である。
そして、本発明によれば、工程を単純化し、セルのプログラム特性を向上させことが出来る。
【図面の簡単な説明】
【図１】本発明の望ましい実施の形態による不揮発性メモリ装置のセルアレイ領域の要部及び周辺回路領域の要部を示す断面図である。
【図２】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その１）。
【図３】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その２）。
【図４】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その３）。
【図５】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その４）。
【図６】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その５）。
【図７】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その６）。
【図８】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を説明するための断面図である（その７）。
【図９】従来の不揮発性メモリセルの断面図である。
【図１０】ＮＯＲ形不揮発性メモリ装置の一例を部分的に示す回路図である。
【図１１】不揮発性メモリセルアレイの各動作条件を例示する図である。
【図１２】ＮＯＲ形不揮発性メモリセルのプログラム後及び消去後のスレショルド電圧の変化を示すグラフである。
【図１３】図９の不揮発性メモリセルの等価回路図である。
【図１４】従来のＮＯＲ形不揮発性メモリ装置の非選択セルにおけるドレイン電圧による漏れ電流の現像を示すグラフである。
【符号の説明】
４００ Ｐ形の半導体基板
４０２ ゲート酸化膜
４０４ フローティングゲート
４０６ 層間絶縁膜
４０８ コントロールゲート
４１２ ソース／ドレイン領域
４１４ バーズビーク領域
４２２ ゲート酸化膜
４２４ ソース／ドレイン領域
４２８ 周辺回路用ゲート
５００ 半導体基板
５０２、５０３ 絶縁膜
５０２Ａ ゲート酸化膜
５０３Ａ ゲート酸化膜
５０４ 第１導電層パターン
５０４Ａ フローティングゲート
５０６ 層間絶縁膜パターン
５０６Ａ 層間絶縁膜パターン
５０８ 第２導電層
５０８Ａ コントロールゲート
５０８Ｂ 周辺回路用のゲート
５１０ 第１フォトレジストパターン
５１２ Ｎ形の不純物イオン
５１４ ＬＤＤイオン注入遮断用酸化膜
５１５ 酸化薄膜
５１８ バーズビーク領域
５２０ 第２フォトレジストパターン
５２２ 第１導電形の不純物イオン
５３０ イオン注入層
５３２ ソース／ドレイン領域
５４０ ＬＤＤイオン注入層
５５０ ゲートパターン
５６２、５６４ スペーサ
５７０ 第２導電形の不純物イオン
５７４ ソース／ドレイン領域
Claims (10)
- セルアレイ領域と周辺回路領域とを含む第１導電形の半導体基板上に活性領域と非活性領域とを限定する工程と、
前記活性領域上に絶縁膜を形成する工程と、
前記セルアレイ領域の絶縁膜上に第１導電層及び層間絶縁膜を順次に形成する工程と、
前記セルアレイ領域の層間絶縁膜及び周辺回路領域の絶縁膜上に第２導電層を形成する工程と、
前記セルアレイ領域で前記第２導電層、層間絶縁膜、第１導電層及び絶縁膜をパタニングして下部からゲート酸化膜、フローティングゲート、層間絶縁膜パターン及びコントロールゲートが順次に積層されているゲートパターンを形成すると同時に前記ゲートパターンの両側の活性領域を露出させる工程と、
前記セルアレイ領域の前記露出された活性領域にソース／ドレイン領域の形成のための第２導電形の不純物イオンを注入してイオン注入層を形成する工程と、
前記周辺回路領域で前記第２導電層及び絶縁膜をパタニングして周辺回路用のゲート及びゲート絶縁膜を形成する工程と、
前記イオン注入層が形成された結果物を熱酸化させて前記セルアレイ領域では活性領域にソース／ドレインを形成すると同時に前記セルアレイ領域の前記ソース／ドレイン領域の表面に前記ゲート酸化膜より厚い第１酸化膜を形成して前記ソース／ドレイン領域と前記フローティングゲートとの間で前記ゲート酸化膜の両側に前記ゲート酸化膜より厚いバーズビーク領域を形成し、前記周辺回路領域では前記第１酸化膜より薄い第２酸化膜を形成する工程と、
前記第１酸化膜が露出された状態に結果物上に第２導電形の低濃度不純物イオンを注入して前記セルアレイ領域では前記第１酸化膜により前記低濃度不純物の注入が遮断された状態で周辺回路領域にだけＬＤＤイオン注入層を形成する工程と、
前記ゲートパターン及び周辺回路用のゲートの側壁にスペーサを形成する工程と、
前記結果物上に第２導電形の高濃度不純物イオンを注入して前記周辺回路領域にＬＤＤ構造のソース／ドレイン領域を形成する工程と、
を含むことを特徴とする不揮発性メモリ装置の製造方法。 - 前記絶縁膜は、熱酸化膜よりなることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
- 前記第１導電層は、ポリシリコン層よりなることを特徴とする請求項１又は２のいずれかに記載の不揮発性メモリ装置の製造方法。
- 前記層間絶縁膜は、ＯＮＯ膜よりなることを特徴とする請求項１乃至３のいずれかに記載の不揮発性メモリ装置の製造方法。
- 前記第２導電層は、ポリシリコン層よりなることを特徴とする請求項１乃至４のいずれかに記載の不揮発性メモリ装置の製造方法。
- 前記ゲートパターンを形成する工程は、前記第２導電層の形成された結果物上にセルアレイ領域の一部と周辺回路領域を覆うフォトレジストパターンとを形成する工程と、前記フォトレジストパターンを蝕刻マスクとして前記第２導電層、層間絶縁膜、第１導電層及び絶縁膜を自己整合的に蝕刻してゲートパターンを形成する工程と、を含むことを特徴とする請求項１乃至５のいずれかに記載の不揮発性メモリ装置の製造方法。
- 前記セルアレイ領域のソース／ドレイン領域の形成のための不純物イオンの注入工程は、前記ゲートパターンの形成に使われたフォトレジストパターンが残っている状態で行なうことを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
- 前記セルアレイ領域のソース／ドレイン領域の形成のための不純物イオンの注入工程は、前記ゲートパターンの形成に使われたフォトレジストパターンを除去してから行なうことを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
- 前記第１酸化膜は、１００〜１０００オングストロームの厚さに形成することを特徴とする請求項１乃至８のいずれかに記載の不揮発性メモリ装置の製造方法。
- 前記ＬＤＤイオン注入層を形成する工程において、前記第２導電形の低濃度不純物イオンは、前記不純物イオンが前記第１酸化膜を通過しない程度のエネルギで注入されることを特徴とする請求項１乃至９のいずれかに記載の不揮発性メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970007258A KR100234414B1 (ko) | 1997-03-05 | 1997-03-05 | 불휘발성 메모리장치 및 그 제조방법 |
| KR1997P-7258 | 1997-03-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256516A JPH10256516A (ja) | 1998-09-25 |
| JP4252637B2 true JP4252637B2 (ja) | 2009-04-08 |
Family
ID=19498764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3562498A Expired - Fee Related JP4252637B2 (ja) | 1997-03-05 | 1998-02-18 | 不輝発性メモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6544845B2 (ja) |
| JP (1) | JP4252637B2 (ja) |
| KR (1) | KR100234414B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023114A (ja) * | 2001-07-05 | 2003-01-24 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
| WO2004084314A1 (ja) * | 2003-03-19 | 2004-09-30 | Fujitsu Limited | 半導体装置とその製造方法 |
| DE102004006484A1 (de) * | 2004-02-10 | 2005-08-25 | Infineon Technologies Ag | Integrierte Schaltungsanordnungen mit ESD-festem Kondensator und Herstellungsverfahren |
| KR100631943B1 (ko) * | 2004-04-22 | 2006-10-04 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
| KR100628642B1 (ko) * | 2004-12-31 | 2006-09-26 | 동부일렉트로닉스 주식회사 | 고전압 모스 트랜지스터 및 고전압 모스 트랜지스터의형성방법 |
| US8391081B2 (en) * | 2008-01-04 | 2013-03-05 | Centre National De La Recherche Scientifique | Double-gate floating-body memory device |
| JP2009295621A (ja) * | 2008-06-02 | 2009-12-17 | Panasonic Corp | 半導体装置及びその製造方法 |
| US8304306B2 (en) * | 2011-03-28 | 2012-11-06 | International Business Machines Corporation | Fabrication of devices having different interfacial oxide thickness via lateral oxidation |
| US8741704B2 (en) | 2012-03-08 | 2014-06-03 | International Business Machines Corporation | Metal oxide semiconductor (MOS) device with locally thickened gate oxide |
| CN112885830B (zh) * | 2019-11-29 | 2023-05-26 | 芯恩（青岛）集成电路有限公司 | 堆叠神经元器件结构及其制作方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4635347A (en) * | 1985-03-29 | 1987-01-13 | Advanced Micro Devices, Inc. | Method of fabricating titanium silicide gate electrodes and interconnections |
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| US4997781A (en) | 1987-11-24 | 1991-03-05 | Texas Instruments Incorporated | Method of making planarized EPROM array |
| US5082794A (en) * | 1989-02-13 | 1992-01-21 | Motorola, Inc. | Method of fabricating mos transistors using selective polysilicon deposition |
| JPH04116869A (ja) | 1990-09-06 | 1992-04-17 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| KR920013709A (ko) | 1990-12-21 | 1992-07-29 | 김광호 | 불휘발성 반도체 메모리장치 및 그 제조방법 |
| JPH06132489A (ja) | 1992-10-15 | 1994-05-13 | Rohm Co Ltd | Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 |
| DE69322928T2 (de) * | 1992-10-27 | 1999-07-29 | Nec Corp., Tokio/Tokyo | Verfahren zur Herstellung eines nicht-flüchtigen Halbleiter-Speicherbauteils |
| JP2922737B2 (ja) | 1992-11-25 | 1999-07-26 | ローム株式会社 | 半導体不揮発性記憶装置およびその製造方法 |
-
1997
- 1997-03-05 KR KR1019970007258A patent/KR100234414B1/ko not_active IP Right Cessation
-
1998
- 1998-02-18 JP JP3562498A patent/JP4252637B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-14 US US09/854,790 patent/US6544845B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6544845B2 (en) | 2003-04-08 |
| JPH10256516A (ja) | 1998-09-25 |
| KR100234414B1 (ko) | 1999-12-15 |
| US20010025981A1 (en) | 2001-10-04 |
| KR19980072424A (ko) | 1998-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060131 |
|
| A131 | Notification of reasons for refusal |
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|
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140130 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |