JPH02291175A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
絶縁ゲート型電界効果１・ランシスタに係り，特に３０
１構造の素子基板に形成された絶縁ゲート型電界効果１
・ランジスタに関し 基板電位を安定化して，ドレイン電圧一電流特性のキン
クを減少させることを目的とし，ＳＯＩ構造の素子基板
に形成された絶縁ゲート型電界効果トランジスタであっ
て，ソースに該ソースと該素子基板間にリーク電流を生
じさせる金属不純物を含む絶縁ゲー１〜型電界効果トラ
ンジスタ，及び，ソース上に該ソースの熱膨張係数と異
なる熱膨張係数を持つ被膜を含み，該被膜により該ソー
スにトレインの内部応力よりも大きい内部応力を発生さ
せ，該ソースと該素子基板間にリーク電流を生じさせる
絶縁ゲート型電界効果ｌ・ランジスクにより構成する。
１構造の素子基板に形成された絶縁ゲート型電界効果１
・ランジスタに関し 基板電位を安定化して，ドレイン電圧一電流特性のキン
クを減少させることを目的とし，ＳＯＩ構造の素子基板
に形成された絶縁ゲート型電界効果トランジスタであっ
て，ソースに該ソースと該素子基板間にリーク電流を生
じさせる金属不純物を含む絶縁ゲー１〜型電界効果トラ
ンジスタ，及び，ソース上に該ソースの熱膨張係数と異
なる熱膨張係数を持つ被膜を含み，該被膜により該ソー
スにトレインの内部応力よりも大きい内部応力を発生さ
せ，該ソースと該素子基板間にリーク電流を生じさせる
絶縁ゲート型電界効果ｌ・ランジスクにより構成する。
〔産業上の利用分野］
本発明は絶縁ゲート型電界効果トランジスタに係り２特
にＳ ０ １ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ） ＪＩｉ造の素子基板に形成された絶縁ゲー
ト型電界効果１・ランジスタに関する。
にＳ ０ １ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ） ＪＩｉ造の素子基板に形成された絶縁ゲー
ト型電界効果１・ランジスタに関する。
ＳＯＩのＭＯＳＦＥＴでは，トレイン電圧−電流特性に
キンクが現れることが知られている。第５図はキンクの
説明図で，トレイン電流にキンクによる増加分を生じた
特性を示している。
キンクが現れることが知られている。第５図はキンクの
説明図で，トレイン電流にキンクによる増加分を生じた
特性を示している。
また，キンクのある特性は，交流動作においてはオーハ
ーシュート及びアンダーシュートの原因となる。第６図
はオーハーンユ−１・及びアンダーシュートの説明図で
，矩形波を人力する時．出力は第６図に示すようなオー
ハーシュート及びアンダーシュートを生しる。
ーシュート及びアンダーシュートの原因となる。第６図
はオーハーンユ−１・及びアンダーシュートの説明図で
，矩形波を人力する時．出力は第６図に示すようなオー
ハーシュート及びアンダーシュートを生しる。
ごのキンクは，Ｓ０１の素子Ｗ板厚が１０００人程度Ｃ
こ薄くなると現れないが， ３０００人以−トの厚さの
素子基板で現れることが知られている。
こ薄くなると現れないが， ３０００人以−トの厚さの
素子基板で現れることが知られている。
ところが，素子基板厚が１０００人程度のＳＯＩ基板は
製造が非常に困難で，素子基板厚力月μｍ程度のＳｏｌ
基板に比べて製造コス１・がはるがにがかるという難点
がある。
製造が非常に困難で，素子基板厚力月μｍ程度のＳｏｌ
基板に比べて製造コス１・がはるがにがかるという難点
がある。
それ故，素子基板厚が１μｍ程度のＳｏｌｗ仮でもキン
クの生しない構造のものを開発する必要がある。
クの生しない構造のものを開発する必要がある。
（従来の技術〕
このキンクの生じる原因は，チャネル下の素子基板の一
部がフローティング状熊になり，動作中に電位が変動ず
るためであると推定されている。
部がフローティング状熊になり，動作中に電位が変動ず
るためであると推定されている。
そこで，従来，基板電位の変動を抑制するために，チャ
ネルから側部に伸びる領域を利用してそこに基板コンタ
クトを設けていた。
ネルから側部に伸びる領域を利用してそこに基板コンタ
クトを設けていた。
第４図は従来例を説明するだめの図で，第４図（ａ）は
主要断面図，第４図（ｂ）は−１二から見た電極の配置
図である。
主要断面図，第４図（ｂ）は−１二から見た電極の配置
図である。
第４図（ａ）及び（ｂ）において，１は支持基十反，２
は絶縁層．２１は絶縁膜，３は素子基板，３１はチャネ
ル，３２は基板コンタク１・，４は素子分離領域，５は
ゲート電極，５１はゲート酸化膜，５２は酸化膜，５５
はゲート電極コンタクト，６はソース，６ｌはソースコ
ンタク１・，７はドレイン ７１はドレインコンタクＩ
〜を表す。
は絶縁層．２１は絶縁膜，３は素子基板，３１はチャネ
ル，３２は基板コンタク１・，４は素子分離領域，５は
ゲート電極，５１はゲート酸化膜，５２は酸化膜，５５
はゲート電極コンタクト，６はソース，６ｌはソースコ
ンタク１・，７はドレイン ７１はドレインコンタクＩ
〜を表す。
支持基板１，絶縁層２，素子基板３はｓｏ■基板を構成
する部分である。
する部分である。
第４図（ｂ）に見るように，ゲート電極５Ｆのヂャ不ル
３１から側部に延びる素子基板の部分に基牟反コンタク
ト３２を形成している。
３１から側部に延びる素子基板の部分に基牟反コンタク
ト３２を形成している。
ところで，この方法には，基板コンタク１・を設ケルた
め一素子の占有面積が増大する，チヤ不ルと基板コンタ
クト間の距離が大きくなってチャネルの電位が変動し易
いといった欠点がある。
め一素子の占有面積が増大する，チヤ不ルと基板コンタ
クト間の距離が大きくなってチャネルの電位が変動し易
いといった欠点がある。
本発明は，一素子の占有面積を増大させずにしかもキン
クを抑制ずる素子構造を提供することを目白勺とする。
クを抑制ずる素子構造を提供することを目白勺とする。
上記課題εＪ：．（１）Ｓｏｌ構造の素子基板ご３に形
成された絶縁ゲート型電界効果トランジスタであって．
ソース６に該ソース６と該素子基板３間にリーク電流を
生じさせる金属不純物を含む絶縁ゲー１〜型電界効果１
・ランジスク，及び［２）Ｓｏｌ横造の素子基板３に形
成された絶縁ゲート型電界効果Ｉ・ランジスクであって
ソース６」一に該ソース６の熱膨張係数と異なる熱膨
張係数を持つ被膜９を含み，該被膜９により該ソース６
にドレイン７の内部応力よりも大きい内部応力を発生さ
ゼ，該ソース６と該素子基板３間にリーク電流を生しさ
ーＵる絶縁ゲート型電界効果Ｉ・ランジスタによって解
決される。
成された絶縁ゲート型電界効果トランジスタであって．
ソース６に該ソース６と該素子基板３間にリーク電流を
生じさせる金属不純物を含む絶縁ゲー１〜型電界効果１
・ランジスク，及び［２）Ｓｏｌ横造の素子基板３に形
成された絶縁ゲート型電界効果Ｉ・ランジスクであって
ソース６」一に該ソース６の熱膨張係数と異なる熱膨
張係数を持つ被膜９を含み，該被膜９により該ソース６
にドレイン７の内部応力よりも大きい内部応力を発生さ
ゼ，該ソース６と該素子基板３間にリーク電流を生しさ
ーＵる絶縁ゲート型電界効果Ｉ・ランジスタによって解
決される。
ソース６．！：チャネル３１の境界ばＰＮ接合を形成す
るが，ソース６に金属不純物があるとソース６とチャネ
ル３１下の素子基板３間でリーク電流が生しる。リーク
電流を大きくすることにより，チャネル下の素子基板の
電位をソース電位とほぼ等しくすることができて，キン
クを抑制することができる。
るが，ソース６に金属不純物があるとソース６とチャネ
ル３１下の素子基板３間でリーク電流が生しる。リーク
電流を大きくすることにより，チャネル下の素子基板の
電位をソース電位とほぼ等しくすることができて，キン
クを抑制することができる。
マタ，ソース６の内部応力をトレイン７の内部応力より
も大きくすると，ソース６とチヤ不ル３Ｉの境界のＰＮ
接合にリーク電流が多くなる。ごれは禁制帯幅の変化に
より，真性キャリア濃度が変化することによると，一般
には説明されている。
も大きくすると，ソース６とチヤ不ル３Ｉの境界のＰＮ
接合にリーク電流が多くなる。ごれは禁制帯幅の変化に
より，真性キャリア濃度が変化することによると，一般
には説明されている。
リーク電流が多くなる結果，キンクが抑制されることが
，実験的に示される。
，実験的に示される。
以下，本発明の実施例について説明する。
第１図は実施例Ｉで２第１図（ａ）乃至（Ｃ）はキンク
を抑制ずる構造を実現する工程を説明するだめの断面図
，第１図（ｆ）はソース．トレイン，ゲートの配置図．
第１図（ｇ）はドレイン電圧一電流特性を説明するだめ
の図であり，以下これらの図を参照しながら説明する。
を抑制ずる構造を実現する工程を説明するだめの断面図
，第１図（ｆ）はソース．トレイン，ゲートの配置図．
第１図（ｇ）はドレイン電圧一電流特性を説明するだめ
の図であり，以下これらの図を参照しながら説明する。
第１図（ａ）参照
厚さ５００ μｍのＳｉの支持基板１と厚さ１μｎ〕の
ＳｉＯ，，０）絶縁層２七厚さｌｌｔｍのｐ −Ｓｉの
素子基板３からなるＳＯＩ基板を用いて，通常の方法で
素子分離領域４，ケート酸化膜５１，ボリＳｉのゲート
電極５を形成する。
ＳｉＯ，，０）絶縁層２七厚さｌｌｔｍのｐ −Ｓｉの
素子基板３からなるＳＯＩ基板を用いて，通常の方法で
素子分離領域４，ケート酸化膜５１，ボリＳｉのゲート
電極５を形成する。
第１図（ｂ）参照
レジスＩ・をマスクにして，ソース側にアルミニウムイ
オン（八ｌ゛）を５ ０ｋｅＶ， Ｉ Ｘ Ｉ Ｏ”箇
ｃｍ−２の条件でイオン注入する。
オン（八ｌ゛）を５ ０ｋｅＶ， Ｉ Ｘ Ｉ Ｏ”箇
ｃｍ−２の条件でイオン注入する。
第１図（Ｃ）参照
レジス１・を除去して，全面に砒素イオン（Ａｓ’ ）
を１００ｋｖ， ５ ｘ ｌ Ｏ １５箇ｃｍ−２の条
件でイオン注入ずる。
を１００ｋｖ， ５ ｘ ｌ Ｏ １５箇ｃｍ−２の条
件でイオン注入ずる。
第１図（ｄ）参照
ボリＳ１のケート電極５をブロソク酸化して，酸化膜５
２を形成する。
２を形成する。
ブロノク酸化と同時に．Ａ１゛ とＡｓ”は拡散してソ
ース６及びドレイン７が形成され，ゲート電極５下にチ
ャネル３１が形成される。
ース６及びドレイン７が形成され，ゲート電極５下にチ
ャネル３１が形成される。
第１図（ｅ）参照
全面にＰＳＧの絶縁膜２１を堆積し．ソース領域及びト
レイン領域にコンタクトホールを開り，アルミニウム（
八１）を全面に蒸着した後パクーニングして ソースコ
ンタクト６１，トレインコンタクト７１を形成する。
レイン領域にコンタクトホールを開り，アルミニウム（
八１）を全面に蒸着した後パクーニングして ソースコ
ンタクト６１，トレインコンタクト７１を形成する。
第１図（ｆ）参照
電極の配置図である。第４図（ｂ）に示した従来例と異
なり．基板コンタク１・は設りない。
なり．基板コンタク１・は設りない。
第１図（ｇ）に，この素子の素子基板３とソース６間の
ダイオード特性を定性的に示す。比較のため ソース６
にアルミニウムイオン（Ａｔ’ ）を注入しない従来例
の特性を点線で示す。
ダイオード特性を定性的に示す。比較のため ソース６
にアルミニウムイオン（Ａｔ’ ）を注入しない従来例
の特性を点線で示す。
ソース６にアルミニウムイオン（Ａｌ゛）を汁人ずるこ
とにより，ＰＮ接合面でのリーク電流が多《なっている
。
とにより，ＰＮ接合面でのリーク電流が多《なっている
。
ＡＭ を注入した本実施例の素子では，注入しない場合
に比べてドレイン電圧−電流特性にのられるキンクによ
るトレイン電流の増加は２約２０％減少し，交流動作に
おりるオーハーシｊ−−１−は約１５％減少した。
に比べてドレイン電圧−電流特性にのられるキンクによ
るトレイン電流の増加は２約２０％減少し，交流動作に
おりるオーハーシｊ−−１−は約１５％減少した。
第２図は実施例■で，第２図（ａ）乃至（［）はキンク
を抑制ずる構造を実現する工程を説明するための断面図
，第２図（ｇ）はドレイン電圧電流特性を説明するため
の図であり．以下，これ？の図を参照しながら説明する
。
を抑制ずる構造を実現する工程を説明するための断面図
，第２図（ｇ）はドレイン電圧電流特性を説明するため
の図であり．以下，これ？の図を参照しながら説明する
。
第２Ｌ’ｌ（ａ）参照
厚さ５００ μｍの３１の支持基板１と厚さ１μｍのＳ
ｉＯ■の絶縁層２と厚さ１μｍのｐ −Ｓｉの素子基板
３からなるＳ０１基板を用いて．通常の方法で素子分離
領域４，ゲート酸化膜５１，ボ’ＪＳｉのゲート電極５
，酸化膜５３を形成する。
ｉＯ■の絶縁層２と厚さ１μｍのｐ −Ｓｉの素子基板
３からなるＳ０１基板を用いて．通常の方法で素子分離
領域４，ゲート酸化膜５１，ボ’ＪＳｉのゲート電極５
，酸化膜５３を形成する。
第２図（ｂ）参照
ゲー１〜電極５の側壁に周知の方法で酸化膜５４を形成
する。
する。
第２図（Ｃ）参照
化学気相成長（ＣＶＤ）法により金属膜８としてタング
ステンいＶ）を３０００人，その−１１に酸化防止膜８
１としてＳｉＪａを５００人堆積した後，レジストをマ
スクにしてエンチングし．ソース側のめにＷとＳｉＪ＋
を残し，窒素中で１１００゜Ｃ，３０分のアニールを行
う。Ｗは素子基板３に拡散する。
ステンいＶ）を３０００人，その−１１に酸化防止膜８
１としてＳｉＪａを５００人堆積した後，レジストをマ
スクにしてエンチングし．ソース側のめにＷとＳｉＪ＋
を残し，窒素中で１１００゜Ｃ，３０分のアニールを行
う。Ｗは素子基板３に拡散する。
第２図（（１）参照
全面に砒素イオン（Ａｓ’ ）を． １００ｋｅＶ，
５ Ｘ１０Ｉ５箇ｃｍ− ２の条件で注入する。
５ Ｘ１０Ｉ５箇ｃｍ− ２の条件で注入する。
？２図（ｅ）参照
その上に化学気相成長（ＣＶＤ）法により厚さ１０００
人のＳｉＯ■の絶縁膜２２を堆積し，窒素中で１０００
゜Ｃ，２０分のアニールを行い，ソース６及びドレイン
７を形成する。
人のＳｉＯ■の絶縁膜２２を堆積し，窒素中で１０００
゜Ｃ，２０分のアニールを行い，ソース６及びドレイン
７を形成する。
Ｗもソース領域に拡散して，ソース６からチャネル３１
にかけてＷのスパイクが発生ずる。
にかけてＷのスパイクが発生ずる。
第２図（ｆ）参照
全面にｐｓｃの絶縁膜２１を堆積し，ソース領域６及び
トレイン領域７にコンタク１・ホールを開り全面にアル
ミニウ１、（ＡＩ）を蒸着した後バターニングし，ソー
スコンタクト６１，１”レインコンタクト７１を形成す
る。
トレイン領域７にコンタク１・ホールを開り全面にアル
ミニウ１、（ＡＩ）を蒸着した後バターニングし，ソー
スコンタクト６１，１”レインコンタクト７１を形成す
る。
ソース６，ドレイン７，ゲート電極５の配置は実施例Ｉ
と同様である。
と同様である。
第２ｒｌ（ｇ）に，この素子の素子基板３とソス６間の
ダイオード特性を定性的に示す。比較のため，金属膜８
と酸化防止膜８】のない従来の素子の特性を点線で示す
。
ダイオード特性を定性的に示す。比較のため，金属膜８
と酸化防止膜８】のない従来の素子の特性を点線で示す
。
ソース領域にタングステンを拡敗した素子におｉ′Ｊる
ソース６とチャネル３１の境界｛＝Ｊ近に発生したスパ
イクは，ＰＮ接合面でのリーク電流を多くしていること
がわかる。
ソース６とチャネル３１の境界｛＝Ｊ近に発生したスパ
イクは，ＰＮ接合面でのリーク電流を多くしていること
がわかる。
タングステンを拡散した本実施例の素子ではタングステ
ンを拡敗しない従来の素子に比べてトレイン電圧−電流
特性にみられるキンクによるドレイン電流の増加は，約
２０％減少し，交流動作におけるオーハーシューｌ・は
約１５％減少した。
ンを拡敗しない従来の素子に比べてトレイン電圧−電流
特性にみられるキンクによるドレイン電流の増加は，約
２０％減少し，交流動作におけるオーハーシューｌ・は
約１５％減少した。
第３図は実施例■で．第３図（ａ）乃至（ｄ）はキンク
を抑制ずる構造を実現する工程を説明ずるための断面圓
．第３図（ｅ）はドレイン電圧電流特性を説明するため
の図であり，以Ｆ，ごれらの図を参照しながら説明する
。
を抑制ずる構造を実現する工程を説明ずるための断面圓
．第３図（ｅ）はドレイン電圧電流特性を説明するため
の図であり，以Ｆ，ごれらの図を参照しながら説明する
。
第３図（ａ）参照
厚さ５００μｍのＳｉの支持基板】と厚さ１ｌｌｍのＳ
ｉＯｚの絶縁層２と厚さ１μｍのｐ −Ｓｉの素子基板
３からなるＳＯ■基板を用いて．通常の方法で素子分離
領域４．ケーＩ・酸化膜５１，ボ’ＪＳｉのゲート電極
５，酸化膜５３，５４を形成ずる。こごまでの工程は，
前述の実施例Ｈに示した第２図（ａ）及び（ｂ）の工程
と同じである。
ｉＯｚの絶縁層２と厚さ１μｍのｐ −Ｓｉの素子基板
３からなるＳＯ■基板を用いて．通常の方法で素子分離
領域４．ケーＩ・酸化膜５１，ボ’ＪＳｉのゲート電極
５，酸化膜５３，５４を形成ずる。こごまでの工程は，
前述の実施例Ｈに示した第２図（ａ）及び（ｂ）の工程
と同じである。
第３図（ｂ）参照
ソース側にＣＶＤ法により厚さ３０００人のＳｉＪ＜の
被膜９を形成する。
被膜９を形成する。
第３図（ｃ）参照
全面に砒素イオン（八ｓ’ ）をｌｏＯｋＶ，］Ｏ”箇
ｃｍ−２の条件で注入した後２拡敗処理を行い，ソース
６及びドレイン７を形成する。
ｃｍ−２の条件で注入した後２拡敗処理を行い，ソース
６及びドレイン７を形成する。
第３図（ｄ）参照
全面にＰＳＧの絶縁膜２１を堆積し．ソース領域及びト
レイン領域にコンクク１〜ホールを開け，アルミニウム
（八１）を全面に蒸着した後パターニングし ソースコ
ンタク１６１． １’レインコンタクｌ・７１を形成
する。
レイン領域にコンクク１〜ホールを開け，アルミニウム
（八１）を全面に蒸着した後パターニングし ソースコ
ンタク１６１． １’レインコンタクｌ・７１を形成
する。
ソース６及びドレイン７，被膜９，絶縁膜２１の熱膨張
係数は次の如くである。
係数は次の如くである。
６．ソース ｐ −Ｓｉ ２．６ Ｘ ｌ Ｏ−
’”／゜０７ トレイン ｐ Ｓｉ ２．６
Ｘ ｌ ｏ−’．／’ｃ９，被膜 Ｓｉ３Ｎ４４
×Ｉ ０ ６／ ゜（”．２１．絶縁膜 Ｐ
ＳＧ ３ ＸＩＯ−６／“Ｃ上の数値から分かるよ
うに，ソース６と被膜９間の熱膨張係数の差はドレイン
７と絶縁膜２１間の熱膨張係数の差より大きい。それ故
２ ソース６にはドレイン７より大きな内部応力が発生
ずる。
’”／゜０７ トレイン ｐ Ｓｉ ２．６
Ｘ ｌ ｏ−’．／’ｃ９，被膜 Ｓｉ３Ｎ４４
×Ｉ ０ ６／ ゜（”．２１．絶縁膜 Ｐ
ＳＧ ３ ＸＩＯ−６／“Ｃ上の数値から分かるよ
うに，ソース６と被膜９間の熱膨張係数の差はドレイン
７と絶縁膜２１間の熱膨張係数の差より大きい。それ故
２ ソース６にはドレイン７より大きな内部応力が発生
ずる。
第３図（ｅ）にこの素子の素子基仮３とソース６間のダ
イオード特性を定性的に示す。比較のため．ソース６に
被膜９のない従来の素子の特性を点線で示す。
イオード特性を定性的に示す。比較のため．ソース６に
被膜９のない従来の素子の特性を点線で示す。
ソース側に被膜９を形成するごとにより， ＰＮ接合
面でのリーク電流が多くなっている。
面でのリーク電流が多くなっている。
被膜９を形成した本実施例の素子では，被膜のない従来
の素子に比べて，トレイン電圧−電流特性にのられるキ
ンクによるトレイン電流の増加は約１５％減少し，交流
動作におけるオーハーシュｌ・は約１０％城少した。
の素子に比べて，トレイン電圧−電流特性にのられるキ
ンクによるトレイン電流の増加は約１５％減少し，交流
動作におけるオーハーシュｌ・は約１０％城少した。
なお，実施例Ｉ乃至■は素子基板３としてｐＳ１を用い
るＮヂャネル素子について説明したが素子基板３として
ｎ−Ｓｉを用いるＰチャネル素子についても同様に実施
するごとにより，ソース６とチャネル３１間のリーク電
流を多くして５ トレイン電圧−電流特性にのられるキ
ンクによるトレイン電流の増加を抑制し，交流動作にお
りるオーハソユートを抑制することができる。
るＮヂャネル素子について説明したが素子基板３として
ｎ−Ｓｉを用いるＰチャネル素子についても同様に実施
するごとにより，ソース６とチャネル３１間のリーク電
流を多くして５ トレイン電圧−電流特性にのられるキ
ンクによるトレイン電流の増加を抑制し，交流動作にお
りるオーハソユートを抑制することができる。
以」−説明した様に２本発明によれば，素子ＪＩ！８板
の厚さがｌμｍ程度の厚いＳ ０ １ ．Ｊ％板でも，
キンクによるドレイン電流の増加が少なく，交流動作時
のオーハーシュートの少ない絶縁ゲート型電界効果トラ
ンシスタを提供することができる。
の厚さがｌμｍ程度の厚いＳ ０ １ ．Ｊ％板でも，
キンクによるドレイン電流の増加が少なく，交流動作時
のオーハーシュートの少ない絶縁ゲート型電界効果トラ
ンシスタを提供することができる。
第１図は実施例Ｉで，第１１図（ａ）乃至（ｅ）は製造
工程を説明するための断面図．第Ｉｎ（ｆ）は電極の配
置図，第１図（ｇ）はトレイン電圧−電流特性を説明す
るだめの図 第２図は実施例Ｈで，第２図（ａ）乃至（ｆ）は製造工
程を説明するための断面図，第２図（ｇ）はトレイン電
圧−電流特性を説明するだめの図 第３図は実施例■で，第３図（ａ）乃至（ｄ）は製造工
程を説明するための断面図２第３図（ｅ）はｌレイン電
圧一電流特性を説明するための図 第４図は従来例で，第４図（ａ）は素子の主要断面図，
第４図（ｂ）は電極の配置図 第５図はキンクの説明図 第６図はオーハーシュート及びアンダーシフ．トの説明
図 である。図において １は支持Ｗ板 ２は絶縁層 ２１． ２２は絶縁膜 ３は素子基板 ３Ｉはチャネル ３２は基板コンクク１・ ４は素子分離領域， ５はゲート電極 ５１はゲート酸化膜 ５２， ５３． ５４は酸化膜 ５５はゲート電極コンタク１〜 ６はソース ６ｌはソースコンタクＩ・ ７はトレイン， ７１はｌ・レインコンタクト ８は金属膜 ８１は酸化防止膜 ９は被膜 ？東乙 之そえ イブ・Ｉ Ｉ 第、１図（ヤの３） （α） （ｂ） （Ｃ） 実 多ｐυｙ イク１１ ニロニ 聞２図（アの１） （σつ 突 ろｋしイ列 ］ｒ 第２図（イの３） 一 〇 ９≦ ％ ヤー ヤ； 藁１ぐ冫１，渭 へ．寸ηへ Ｎ ！ニ 工 ベ 羽 → ′−０ ３
工程を説明するための断面図．第Ｉｎ（ｆ）は電極の配
置図，第１図（ｇ）はトレイン電圧−電流特性を説明す
るだめの図 第２図は実施例Ｈで，第２図（ａ）乃至（ｆ）は製造工
程を説明するための断面図，第２図（ｇ）はトレイン電
圧−電流特性を説明するだめの図 第３図は実施例■で，第３図（ａ）乃至（ｄ）は製造工
程を説明するための断面図２第３図（ｅ）はｌレイン電
圧一電流特性を説明するための図 第４図は従来例で，第４図（ａ）は素子の主要断面図，
第４図（ｂ）は電極の配置図 第５図はキンクの説明図 第６図はオーハーシュート及びアンダーシフ．トの説明
図 である。図において １は支持Ｗ板 ２は絶縁層 ２１． ２２は絶縁膜 ３は素子基板 ３Ｉはチャネル ３２は基板コンクク１・ ４は素子分離領域， ５はゲート電極 ５１はゲート酸化膜 ５２， ５３． ５４は酸化膜 ５５はゲート電極コンタク１〜 ６はソース ６ｌはソースコンタクＩ・ ７はトレイン， ７１はｌ・レインコンタクト ８は金属膜 ８１は酸化防止膜 ９は被膜 ？東乙 之そえ イブ・Ｉ Ｉ 第、１図（ヤの３） （α） （ｂ） （Ｃ） 実 多ｐυｙ イク１１ ニロニ 聞２図（アの１） （σつ 突 ろｋしイ列 ］ｒ 第２図（イの３） 一 〇 ９≦ ％ ヤー ヤ； 藁１ぐ冫１，渭 へ．寸ηへ Ｎ ！ニ 工 ベ 羽 → ′−０ ３
Claims (1)
- 【特許請求の範囲】 〔１〕ＳＯＩ構造の素子基板（３）に形成された絶縁ゲ
ート型電界効果トランジスタであって、ソース（６）に
該ソース（６）と該素子基板（３）間にリーク電流を生
じさせる金属不純物を含むことを特徴とする絶縁ゲート
型電界効果トランジスタ。 〔２〕ＳＯＩ構造の素子基板（３）に形成された絶縁ゲ
ート型電界効果トランジスタであって、ソース（６）上
に該ソース（６）の熱膨張係数と異なる熱膨張係数を持
つ被膜（９）を含み、該被膜（９）により該ソース（６
）にドレイン（７）の内部応力よりも大きい内部応力を
発生させ、該ソース（６）と該素子基板（３）間にリー
ク電流を生じさせることを特徴とする絶縁ゲート型電界
効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111654A JPH02291175A (ja) | 1989-04-29 | 1989-04-29 | 絶縁ゲート型電界効果トランジスタ |
| EP19900106143 EP0405063A3 (en) | 1989-04-29 | 1990-03-30 | An insulated-gate fet on an soi-structure |
| KR1019900005880A KR930009478B1 (ko) | 1989-04-29 | 1990-04-26 | Soi 구조상의 게이트절연형 전계효과 트랜지스터 |
| US07/824,913 US5264721A (en) | 1989-04-29 | 1992-01-23 | Insulated-gate FET on an SOI-structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111654A JPH02291175A (ja) | 1989-04-29 | 1989-04-29 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02291175A true JPH02291175A (ja) | 1990-11-30 |
Family
ID=14566806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111654A Pending JPH02291175A (ja) | 1989-04-29 | 1989-04-29 | 絶縁ゲート型電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0405063A3 (ja) |
| JP (1) | JPH02291175A (ja) |
| KR (1) | KR930009478B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160291A (en) * | 1997-03-26 | 2000-12-12 | Nec Corporation | SOI-MOS field effect transistor with improved source/drain structure |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241465A (ja) * | 1991-01-14 | 1992-08-28 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置の製造方法 |
| JPH06132303A (ja) * | 1991-11-29 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタおよびその作製方法 |
| US5344790A (en) * | 1993-08-31 | 1994-09-06 | Sgs-Thomson Microelectronics, Inc. | Making integrated circuit transistor having drain junction offset |
| KR100542986B1 (ko) | 2003-04-29 | 2006-01-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 |
| US7692223B2 (en) | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135373A (en) * | 1975-05-20 | 1976-11-24 | Agency Of Ind Science & Technol | Semiconductor device |
| US4797724A (en) * | 1982-06-30 | 1989-01-10 | Honeywell Inc. | Reducing bipolar parasitic effects in IGFET devices |
| JPS6143475A (ja) * | 1984-08-08 | 1986-03-03 | Agency Of Ind Science & Technol | Ｍｏｓ型半導体装置 |
| JPS6197964A (ja) * | 1984-10-19 | 1986-05-16 | Toshiba Corp | 半導体装置 |
| JP2510710B2 (ja) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
-
1989
- 1989-04-29 JP JP1111654A patent/JPH02291175A/ja active Pending
-
1990
- 1990-03-30 EP EP19900106143 patent/EP0405063A3/en not_active Withdrawn
- 1990-04-26 KR KR1019900005880A patent/KR930009478B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160291A (en) * | 1997-03-26 | 2000-12-12 | Nec Corporation | SOI-MOS field effect transistor with improved source/drain structure |
| US6344675B1 (en) | 1997-03-26 | 2002-02-05 | Kiyotaka Imai | SOI-MOS field effect transistor with improved source/drain structure and method of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0405063A2 (en) | 1991-01-02 |
| EP0405063A3 (en) | 1991-02-27 |
| KR930009478B1 (ko) | 1993-10-04 |
| KR900017209A (ko) | 1990-11-15 |
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