KR100259068B1 - Soi 구조 모스패트 제조방법 - Google Patents
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Abstract
본 발명은 SOI구조 모스패트(MOSFET) 제조방법에 관한것으로, 종래의 기술에서 문제시 되었다.
게이트 형성시 생기는 단차와 채널에서의 문턱전압 조절의 불안정성을 해결하기 위해 제 2 에피실리콘층을 제 2 절연막 보다 높게 형성시켜 게이트와 소오스/드레인이 동일 평면상에 형성되게 함으로써 단차 문턱전압의 문제점을 해결하였고 공정을 단순화 하였다.
Description
제 1 도(a) 내지 제 1 도(f)는 종래의 SOI구조 모스패트 공정 단면도
제 2 도(a) 내지 제 2 도(f)는 본 발명의 SOI구조 모스패트 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 제 1 절연막
3 : 제 1 에피실리콘층 4 : 제 2 절연막
5 : 제 2 에피실리콘층 6 : 제 3 절연막
7 : 게이트
본 발명은 SOI(Silicon On Insulator)구조 모스패트(MOSFET)에 관한것으로, 특히 문턱전압(Threshold) 안정화에 적당하도록 결핍(depletion) 영역을 크게 형성한 SOI구조 모스패트 제조방법에 관한것이다.
제 1 도는 종래의 SOI구조 모스패트(MOSFET)의 제조공정을 설명하기 위한 공정 단면도로서, 이로부터 공정을 설명하면 다음과 같다.
먼저 (a)와 같이 반도체기판(1)위에 제 1 절연막(2)을 형성하고, 상기 제 1 절연막(2)의 상측에 활성층으로서 제 1 에피실리콘(Epi-Silicon)(3)을 레이저 단결정 증착법 및 분자선 증착법으로 형성한다.
그 다음, (c)와 같이 노출된 제 1 에피실리콘(3)을 씨드(seed)로 하여 국부적으로 제 2 에피실리콘(5)을 형성한 다음, (d)와 같이 상기 에피실리콘(3, 5)을 마스크로 에치 백(Etch Back)하여 제 2 절연막(4)을 제거한다.
그 다음, 노출된 전표면에 게이트 절연용 제 3 절연막(6)과 게이트용 폴리실리콘을 차례로 증착한 후, 폴리실리콘의 게이트 영역을 제외한 나머지 부분을 제거하여 게이트(7)을 패턴하고 제 1 에피실리콘(3)의 소오스/드레인 영역에 불순물 이온을 주입한다.
그 다음 (e)와 같이 활성영역상의 제 3 절연막(6)과 게이트(7)을 마스킹하고, 나머지 부분의 제 3 절연막(6)을 제거한 후, 전표면에 제 4 절연막(8)을 증착하고 에치백하여 소오스/드레인 상측에 잔존하는 제 3 절연막(6)을 제거한다.
이와같은 구조를 갖는 종래의 SOI구조 모스패트(MOSFET)는 게이트에 문턱전압 이상의 전압을 가하면 드레인/소오스 단 사이(채널)에 동일한 반도체층이 형성된다.
따라서, 소오스/드레인 간에 전압차가 있으면 전류가 흘러 모스패트(MOSFET)가 동작한다.
그러나, 이와같은 종래의 기술은 모스패트(MOSFET) 제조시 게이트 단을 높게 형성시키기 위해서는 공정이 복잡해지고 게이트 형성시 단차가 커서 채널(channel) 형성의 안정화에 문제가 있고 후속 공정에서 금속 또는 절연막 형성시 높게 형성된 게에트 부분에 의한 단차로 인해 후속 증착층 형성시 크랙(crack)의 문제점과 포토-에칭 공정시 DOF(Depth of Focus)등으로 공정에서 소자의 신뢰성과 공정수율상의 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출한것으로, 제 2 에피실리콘층을 제 2 절연막 상측을 덮도록 높게 형성시켜 일반적인 모스패트와 같이 게이트와 소오스/드레인을 같은 높이에 형성시키는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제 2 도는 본 발명을 설명하기 위한 SOI구조 모스패트(MOSFET)의 제조공정도를 나타낸 것으로, 이로부터 본 기술을 설명하면 다음과 같다.
(a)와 같이 반도체기판(1)상에 제 1 절연막(2)을 6000-10000Å 정도의 두께로 형성하고, (b)와 같이 상기 제 1 절연막(2)의 상측에 분자증착법 또는 레이저 단결정 증착법으로 활성영역 형성용 제 1 에피실리콘(EPI-SILIWN)(3)을 200-300Å의 두께로 형성한 뒤 상기 에피실리콘(3)을 포토-에칭 공정으로 트랜지스터의 활성층 영역이 남도록 패턴을 형성한 다음, (c)와 같이 상기 노출된 전표면에 제 2 절연막(4)을 10000Å의 두께로 형성한 다음, (d)와 같이 상기 제 2 절연막(4)을 포토-에칭 공정으로 상기 패턴된 에피실리콘(3)의 게이트 영역이 노출되도록 패턴을 형성하고, (e)와 같이 상기 노출된 제 1 에피실리콘(3)을 씨드(Seed)로 하여, 그 상측에 1000-1200Å의 온도 범위에서 제 2 에피실리콘층(5)을 제 2 절연막(4)의 상측표면보다 1500Å정도 높게 형성한다.
그 다음, (f)와 같이 제 2 에피실리콘층(5)의 게이트 영역에 문턱전압 조절을 위한 불순물 이온을 주입하고 전표면에 게이트 절연용 제 3 절연막(6)을 100Å 정도의 두께로 형성한 후, 그 위에 제 1 도전체로서 폴리실리콘을 형성한다.
이어, 상기 폴리실리콘과 제 3 절연막(6)의 선택영역만을 남기고 나머지 부분을 제거하여 게이트(7)을 형성한 후 불순물 이온을 주입하여 소오스/드레인을 형성한다.
또한, 상기와 같은 기술의 다른 실시예로는 메모리 소자 구성시 절연체안에 있는 에피실리콘층에 커패시터를 만들어 누설전류를 제거함으로써 리프레쉬(refresh) 특성을 크게 향상시키는 방법으로 적용할 수 있다.
상기와 같은 본 발명의 기술은 동일한 에피 실리콘(EPI-SILICON) 성장 공정을 두번 수행하여 모스패트(MOSFET)의 게이트 영역을 형성시켜 충분한 공핍영역(채널)을 확보토록 하여 안정적인 문턱전압을 갖도록 함으로써, 소자의 특성을 향상시키고 종래의 SOI구조 모스패트(MOSFET)와 달리 단차가 거의 없어 후속공정에서의 단점이 없고, 또한 게이트 영역이 소오스/드레인 영역과 같은 높이에 형성되므로 해서 채널(Channel)형성이 일반 모스패트(MOSFET) 특성에 가깝게 나타나고 공정 스탭수가 줄어들어 공정시간과 소자의 신뢰성을 개선하는 효과가 있다.
Claims (3)
- 반도체기판(1)상에 제 1 절연막(2)과 제 1 에피실리콘층을 차례로 형성하고, 상기 제 1 에피실리콘층의 불필요한 부위를 제거하여 활성영역(3)을 형성하는 공정, 노출된 전표면에 제 2 절연막(4)을 형성하고 제 2 절연막(4)중 활성영역(3)의 상측부분을 선택적으로 제거하여 구멍을 형성하는 공정,노출된 활성영역(3)의 표면을 씨드로하여 제 2 절연막(4)보다 높게 제 2 에피실리콘층(5)을 형성하는 공정,상기 제 2 에피실리콘층(5)의 표면중 구멍의 상측부분에 제 3 절연막(6)과 게이트(7)를 형성하는 공정을 구비함을 특징으로 하는 에스오아이(SOI)구조 모스패트 제조방법.
- 제 1 항에 있어서, 제 2 에피실리콘(5) 형성시 제 2 절연막(4)의 표면으로 부터의 두께를 1500Å정도로 높게 형성시킴을 특징으로 하는 에스오아이(SOI)구조 모스패트 제조방법.
- 제 1 항에 있어서, 활성영역을 형성하기 위한 제 1 에피실리콘층(3)의 두께는 200-300Å임을 특징으로 하는 에스오아이(SOI)구조 모스패트 제조방법.
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