JPH0228693A - Addressing of microdot fluorescence train screen - Google Patents

Addressing of microdot fluorescence train screen

Info

Publication number
JPH0228693A
JPH0228693A JP1140215A JP14021589A JPH0228693A JP H0228693 A JPH0228693 A JP H0228693A JP 1140215 A JP1140215 A JP 1140215A JP 14021589 A JP14021589 A JP 14021589A JP H0228693 A JPH0228693 A JP H0228693A
Authority
JP
Japan
Prior art keywords
potential
cathode
circuit
row
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1140215A
Other languages
Japanese (ja)
Other versions
JP2642193B2 (en
Inventor
Jean-Frederic Clerc
クレール　ジャン　フレデリック
Anne Ghis
ギス　アンヌ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JPH0228693A publication Critical patent/JPH0228693A/en
Application granted granted Critical
Publication of JP2642193B2 publication Critical patent/JP2642193B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

PURPOSE: To make all illuminating pixels of a screen equal in luminance by addressing rows by raising the potentials of corresponding columns to a certain value during a selection period. CONSTITUTION: All cathode columns 3 corresponding to pixels of a row 4 which should be made to illuminate have potential differences raised to an optimum potential for the illumination of the pixels while electron radiation by microdots 6 is secured, and the cathode columns 3 are insulated. Then respective element capacitors and grids formed in an insulating layer 5 and the cathode columns 3 of respective illuminating pixels are freely discharged with internal impedance until momentary potential difference variation reaches a level corresponding to selected luminance for all illuminating pixels on the screen. Further, when the state is satisfied, the cathode column potential is raised to the side wherein the pixels are extinguished by the illuminating pixels. Consequently, the pixels in the illumination state can be equalized in luminance to an arbitrary adjustment value.

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、マイクロドツト蛍光行列スクリーンのアドレ
ス方法及びこの方法の形成装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for addressing microdot phosphor matrix screens and a forming apparatus for this method.

勿論、本発明は動画或は静止画像を表示することができ
る表示器に応用できる。Of course, the present invention can be applied to a display device that can display moving images or still images.

「従来技術」 マイクロドツト蛍光スクリーンは、公知であり、特に、
国際会議「日本表示器８６」の報告紙５１２頁に記載さ
れている。主な公知の特徴を以下に説明する。"Prior Art" Microdot fluorescent screens are known, in particular:
It is described on page 512 of the report paper of the international conference "Japan Display Instruments 86". The main known features are explained below.

第１図に概略的斜視図で示されたスクリーンは、透明或
は非透明下部支持体１上で金属製のマイクロドツト６を
支持する複数の導電性陰極列（カラム）３が配列された
真空セルを持っている。これら陰極列の上部には、複数
の穴明き導体ロウ（グリッド）４が交差している。ロウ
及び陰極列の交差点に位置する全マイクロドツトには、
ロウの穴に対面するピークが必須的に形成されている。The screen shown in a schematic perspective view in FIG. have a cell. A plurality of perforated conductor rows (grids) 4 intersect above the cathode arrays. All microdots located at the intersections of rows and cathode rows have
A peak facing the wax hole is essential.

これらロウ及び陰極列は、マイクロドツトの部分に穴が
形成された例えばシリカの絶縁層５で分離されている。These rows and cathode arrays are separated by an insulating layer 5 made of, for example, silica, in which holes are formed in the microdot portions.

これらグリッド（ゲート）上には蛍光剤層７が対面し、
この蛍光剤層７は、透明上部支持体２に形成された透明
電極（陽極）層８に堆積されている。A fluorescent agent layer 7 faces these grids (gates),
This phosphor layer 7 is deposited on a transparent electrode (anode) layer 8 formed on the transparent upper support 2 .

例えば、蛍光剤が硫化亜鉛であり、支持体が例えばガラ
スである。ゲート及び陰極列の各交点はピクセル（画素
）に対応している。グリッド及び陰極列に印加される最
適な電位のために、数千のマイクロドツトがグリッド及
び陰極列の放射電子の交点に位置し、グリッドに印加さ
れた電位と等しい或はより高い電位が陽極に印加された
時に、蛍光剤を励起して、照光している。For example, the fluorescent agent is zinc sulfide and the support is, for example, glass. Each intersection of the gate and cathode arrays corresponds to a pixel. For optimal potential applied to the grid and cathode column, thousands of microdots are located at the intersection of emitted electrons in the grid and cathode column, so that a potential equal to or higher than the potential applied to the grid is applied to the anode. When applied, the fluorescent agent is excited and illuminated.

第２図は、陰極列及びグリッド間の電位差Ｖｇｃの関数
として陽極を通過する電子束に対応する電流Ｉの代表的
発光曲線を示している。この実施例では、マイクロドツ
トの密度が１０’個／ｆｆ１１であり、グリッドの穴径
が１．４ミクロンである。例えば、Ｖ（ｃ　−Ｖｉｉｎ
−４０ボルト以下の電位差では、放射電流が殆どゼロで
あり、スクリーンが真っ暗である。この最小値Ｖ　ｗｉ
ｎから、放射電流が非直線的に増加して、例えばＶ（ｃ
＝　Ｖｏｐ＝　８０ボルトで１　ｍＡ　／　ｍｕ”に到
達して、高輝度のスクリーンが最適に得られる。FIG. 2 shows a typical emission curve of the current I corresponding to the electron flux passing through the anode as a function of the potential difference Vgc between the cathode array and the grid. In this example, the density of microdots is 10'/ff11, and the hole diameter of the grid is 1.4 microns. For example, V(c −Viin
At potential differences below -40 volts, the emitted current is almost zero and the screen is pitch black. This minimum value V wi
n, the radiation current increases non-linearly, e.g. V(c
= Vop = 1 mA/mu” at 80 volts is reached to optimally obtain a high brightness screen.

Ｖｇｃ≦４０ボルトの電位差で得られる寄生輝度は、ス
クリーンのロウ数の関数である。この寄生輝度がビデオ
スクリーンにとって無視できる。The parasitic brightness obtained with a potential difference of Vgc≦40 volts is a function of the number of rows in the screen. This parasitic brightness is negligible for video screens.

所定の電圧’％Ｊｃで各隔離マイクロドツト毎に放出さ
れる電流値は、図案即ちグリッド及びドツト間の距離、
ドツトを構成する金属の種類、金属の種類に依存した電
子の放出エネルギ、ドツトの形状及びその表面状態に依
存している。The value of the current emitted by each isolated microdot at a given voltage '%Jc is determined by the distance between the pattern or grid and the dots,
It depends on the type of metal constituting the dot, the electron emission energy depending on the type of metal, the shape of the dot, and its surface condition.

従来のスクリーンは、ピクセル毎に数千のマイクロドツ
トを持っている。これは、ドツトずつの放出変動を平均
化できる。しかし、これらパラメータ値の不均質性がス
クリーン輝度の変動の原因となる。Traditional screens have thousands of microdots per pixel. This allows dot-by-dot emission fluctuations to be averaged out. However, the non-uniformity of these parameter values causes variations in screen brightness.

このようなスクリーンにとっては、表示がマトリックス
即ち行列の形態で、複数の行がグリッドで形成され、複
数の列が陰極で形成される。これらロウは選択された時
間Ｔ毎に電位Ｖ　［＞　Ｏに順次上昇させられ、陰極列
は、表示されるべき情報に対応する電位に上昇されられ
る。次の第１表は、ロウ及び陰極列に印加される電位及
びこれらロウ及び陰極列の交点に対応するピクセルの状
態の実施例を示し、陽極がｖｇ或は７２以上の電位に上
昇させられている。ここで得られた値は、後述するスク
リーンの特性に対応している。For such screens, the display is in the form of a matrix, with the rows formed by the grid and the columns formed by the cathodes. These rows are sequentially raised to a potential V[>O at selected time intervals T, and the cathode columns are raised to a potential corresponding to the information to be displayed. Table 1 below shows an example of the potentials applied to the rows and cathode columns and the state of the pixel corresponding to the intersection of these rows and cathode columns, when the anodes are raised to a potential of Vg or above 72. There is. The values obtained here correspond to the screen characteristics described later.

第１表 陰極列　　　　　　ピクセル Ｖｃ＝ＯＶ　　　　　（Ｖ［−Ｖｃ＝４０Ｖ）消光Ｖｃ
＝−４０Ｖ　　　（Ｖｇ−Ｖｃ≠ｇｏｖ）照光Ｖｃ−Ｏ
Ｖ　　　　　（Ｖｇ−Ｖｃ＝ＯＶ）消光Ｖｃ＝−４０Ｖ
　　　（Ｖｔ−Ｖｃ−４０Ｖ）消光ロウ Ｖｇ−４０Ｖ （選択線） Ｖ（＝　ＯＶ （非選択線） この実施例を以下に説明する。マイクロドツトによる電
子の放射は、必須的にグリッド及び陰極列に印加される
電位差に依存する。陽極に印加される電位は全体が一定
にされる。First surface cathode row Pixel Vc=OV (V[-Vc=40V) Extinguishing Vc
=-40V (Vg-Vc≠gov) Illumination Vc-O
V (Vg-Vc=OV) Quenching Vc=-40V
(Vt-Vc-40V) Quenching row Vg-40V (selected line) V (= OV (non-selected line) It depends on the potential difference applied.The potential applied to the anode is kept constant throughout.

非選択ロウ毎には、グリッド電位Ｖ１がゼロポルｉ・に
なり、一方目的の陰極列毎の陰極電位ＶｃがＯｖ或は−
４０Ｖになる。従って、電位差Ｖｇｃ＝Ｖ１−Ｖｃが４
０Ｖ或は４０Ｖ以下になり、即ち第２図の放射閾値Ｖ　
ｍｉｎ或はそれ以下になる。For each non-selected row, the grid potential V1 becomes zero pole i, while the cathode potential Vc for each target cathode row becomes Ov or -
It becomes 40V. Therefore, the potential difference Vgc=V1-Vc is 4
0V or below 40V, that is, the radiation threshold V in Figure 2.
min or less.

選択ロウ毎には、グリッド電位Ｖｇが４０Ｖになる。目
的の陰極列毎の陰極電位Ｖｃは、Ｏｖの場合に電位差Ｖ
ｇｃが４０Ｖ即ちＶ　ｇｃ＝　Ｖａｉｎになり、電子を
放射せず、或は−４０Ｖの場合に電位差ＶｇｃがＳＯＶ
即ちＶ（ｃ−Ｖｏｐとなって、高出力の電子を放射する
。For each selected row, the grid potential Vg becomes 40V. The cathode potential Vc for each target cathode row is the potential difference V in the case of Ov.
When gc becomes 40V, that is, V gc = Vain, and no electrons are emitted, or -40V, the potential difference Vgc becomes SOV
That is, it becomes V(c-Vop) and emits high-power electrons.

マイクロドツトによる電子の放射は、必須的に、所定組
のグリッド−陰極列毎に、電位差Ｖ（ｅが約Ｙａｐであ
る時間或は期間中に実行される。The emission of electrons by the microdots is essentially carried out for each given set of grid-cathode rows during a time or period during which the potential difference V (e is approximately Yap).

「発明が解決しようする課題ｊ しかし、従来のスクリーンの構造には、相当の不均質性
力へ在していた。第３図は、電位差Ｖｇｃの関数として
、マイクロドツトによる電子の放射に対応する、陽極を
通過する電流応答変動の実施例を示している。２つの曲
線は、スクリーンの２つの別々のピクセルＡ及びＢ毎に
示され、これらが同一の特性を持っていない。同じ電位
差Ｖｏｐ＝８０Ｖでは、ピクセルＡが非常に輝き、ピク
セルＢが余り輝がない。これは、従来のマイクロドツト
蛍光スクリーンの主要な欠点であり、本発明によって改
善されるべきものである。``Problems to be Solved by the Invention'' However, the structure of conventional screens is subject to considerable inhomogeneity forces. , shows an example of the current response variation across the anode. Two curves are shown for each two separate pixels A and B of the screen, and they do not have identical characteristics. For the same potential difference Vop= At 80V, pixel A is very bright and pixel B is not very bright. This is a major drawback of conventional microdot fluorescent screens and is to be improved by the present invention.

「課題を解決するための手段」 本発明によれば、スクリーンの構造が不均質性であるに
も拘わらず、スクリーンの全照光ピクセルの輝度が同一
である。この目的のために、照光ピクセルに対応するマ
イクロドツトで放射された電荷の合計量が等しく出力さ
れる。SUMMARY OF THE INVENTION According to the invention, the brightness of all illuminated pixels of the screen is the same despite the inhomogeneity of the structure of the screen. For this purpose, the total amount of charge emitted by the microdots corresponding to the illuminated pixels is equally output.

特に、本発明は、下部支持体上で、金属製マイクロドツ
トを支持する陰極列及びこれら陰極列上部にグリッドを
構成する穴明きの導体ロウがマトリックスの２方向に配
列され、ロウｉ及び陰極列ｊの各交点がピクセルに対応
する真空セルを持つスクリーンを備え、各マイクロドツ
トのピークが必須的にロウの穴と各々対面し、これらロ
ウ及び陰極列がマイクロドツトの通路を許容する開口を
持つ絶縁層によって分離され、グリッド上には、透明上
部支持体に形成された陽極の透明導体層に配置された蛍
光剤層が対面し、動画酸は静止画の画面表示は、アドレ
ス中にロウの全ピクセルのデータ信号によってアドレス
が実行される選択時間Ｔ毎に各グリッド導体ロウを同時
に順次アドレスして、照光されるべきロウのピクセルを
照光するマイクロドツト蛍光行列スクリーンのアドレス
方法において、 ロウｉのアドレスが選択時間Ｔ中に対応のグリッド導体
を一定の電位ｖｇに上昇させて実行され、ロウｉの選択
時間Ｔ中には、次の順序、照光されるべきロウｉのピク
セルに対応する全陰極列は、マイクロドツトによる重要
な電子放射を確保しながら、電位差Ｖｇｃがピクセルの
照光に最適となるように、電位Ｖｃに上昇させられ、陰
極列は絶縁され、絶縁層に形成された各要素コンデンサ
、グリッド及び各照光ピクセルの陰極列は、陰極列及び
グリッド電極間の瞬間電位差変動が各ピクセル毎にスク
リーンの全照光されたピクセル用の選択された輝度に対
応したレベルに到達するまで、その内部インピーダンス
で自由放電することを許容し、 各照光されたピクセル毎に、前記状態が満足した時に、
陰極列電位Ｖｃをピクセルの消光を賓す値に上昇させて
作用が再実行される、照光状態或は消光状態に移行でき
る複数のピクセルを持ち、照光状態のピクセルの輝度が
任意の調整値に均一化できるビデオ画像の表示用マイク
ロドツト蛍光行列スクリーンのアドレス方法に関する。Particularly, in the present invention, cathode rows supporting metal microdots and conductor rows with holes forming a grid are arranged in two directions of the matrix on the upper part of these cathode rows, and the rows i and cathodes Each intersection of row j comprises a screen with a vacuum cell corresponding to a pixel, the peak of each microdot necessarily facing each hole in the wax, and the rows and cathode rows providing openings to allow passage of the microdots. The grid is separated by an insulating layer with a fluorescent agent layer placed on the transparent conductor layer of the anode formed on the transparent upper support, facing the video acid and still image screen display during address waxing. In a method of addressing a microdot fluorescent matrix screen, each grid conductor row is simultaneously and sequentially addressed every selected time T, the addressing being carried out by the data signals of all pixels of row i, to illuminate the pixels of the row to be illuminated. is carried out by raising the corresponding grid conductor to a constant potential vg during the selection time T, and during the selection time T of row i, all the pixels corresponding to the pixels of row i to be illuminated are The cathode array is raised to a potential Vc such that the potential difference Vgc is optimal for pixel illumination while ensuring significant electron emission by the microdots, the cathode array is insulated, and each element formed in the insulating layer The capacitor, the grid and the cathode column of each illuminated pixel are connected until the instantaneous potential difference variation between the cathode column and the grid electrodes reaches a level corresponding to the selected brightness for all illuminated pixels of the screen for each pixel. Allow free discharge with internal impedance, and for each illuminated pixel, when the above conditions are satisfied,
The action is re-performed by increasing the cathode column potential Vc to a value that promotes extinction of the pixels, and has a plurality of pixels that can transition to the illuminated state or extinction state, and the brightness of the pixels in the illuminated state can be adjusted to an arbitrary adjusted value. The present invention relates to a method for addressing a microdot fluorescent matrix screen for displaying video images that can be homogenized.

勿論、本発明は、各陰極列毎に制御段階を備え、各制御
段階は、外部供給源によって電位ｖ１に上昇される第１
入力Ｅ１と、第２外部供給源によって電位Ｖ、に上昇さ
れる第２入力Ｅ２と、電位Ｖｃを供給する出力Ｓとを持
つ３ステート回路を備え、Ｖｃがロウの選択時間Ｔ中に
、各ロウの選択時間Ｔで開始された第１設定時間ｔ、毎
に、３ステート回路の状態に依存した値を再発的方法で
仮定し、３ステート回路が状態ｌにある時に、Ｖｃは、
各ピクセルに依存した第２時間ｔ２中に、電位差Ｖｇ−
Ｖ４がピクセルを照光することに最適となるように電位
ｖ１に上昇させられ、３ステート回路が高インピーダン
ス状態２にある時に、Ｖｃは、Ｔ−（ｔ＋＋ｔｚ）に対
応した第３時間七、中に、ｖ８から自然に路線形に、照
光されたピクセル毎に選択された輝度を得るこのような
方法で決定された電位Ｖｄに変化させ、３ステート回路
が状態３にある時に、Ｖｃは、電位ｖ２に上昇して、３
ステート回路が状態１に戻るまで電位Ｖ、に維持し、こ
の３ステート回路の１つの状態から他への通路を制御す
る信号を供給する状態回路を備え、これら信号が３ステ
ート回路の２つの入力ＥＩｆｉｌ及びＥｍｌに各々接続
された２つの出力Ｓａｔ及びＳｍ、で供給され、この状
態回路は、期間ｔ、の定期的信号Ｓｌ及びグリッドの選
択時間の期間Ｔを供給する全制御段階に共通な第１供給
源に接続された入力Ｅ、を有し、比較回路は、３ステー
ト回路の出力Ｓに接続された入力Ｅ８と、電位Ｖｇ〉Ｖ
ｄを供給する第２供給源の出力に接続された入力Ｅ、と
、電位ｖ４≦ｖｄを供給する第３供給源の出力に接続さ
れたＳ、。とを有し、Ｖ４が選択されたスクリーン輝度
の関数として調整されて、比較回路が出力Ｓｃで状態回
路の入力Ｅ、に制御信号を供給することを特徴とする、
マイクロドツト蛍光行列スクリーンのアドレス形成装置
に関する。Of course, the invention comprises a control stage for each cathode column, each control stage having a first voltage raised to potential v1 by an external source.
a three-state circuit having an input E1, a second input E2 raised to a potential V by a second external source, and an output S providing a potential Vc; At each first set time t, starting at the row selection time T, assume in a recurrent manner a value that depends on the state of the three-state circuit, and when the three-state circuit is in state l, Vc is
During the second time t2 depending on each pixel, the potential difference Vg-
When V4 is raised to potential v1, optimal for illuminating the pixel, and the three-state circuit is in the high impedance state 2, Vc increases during the third time 7, corresponding to T-(t++tz). , v8 to the potential Vd determined in this way to obtain a selected brightness for each illuminated pixel in a natural linear fashion, and when the three-state circuit is in state 3, Vc becomes the potential v2 rise to 3
A state circuit is provided that maintains the state circuit at a potential V until it returns to state 1 and provides signals that control the passage from one state of the three-state circuit to the other, these signals being connected to two inputs of the three-state circuit. This state circuit is supplied with two outputs Sat and Sm, connected respectively to EIfil and Eml, and this state circuit has a periodic signal Sl of period t, and a periodic signal Sl of period t, and a period T of the selection time of the grid. 1, the comparator circuit has an input E8 connected to the output S of the three-state circuit, and a potential Vg〉V
an input E connected to the output of the second source supplying d, and an input S connected to the output of the third source supplying the potential v4≦vd. and V4 is adjusted as a function of the selected screen brightness, and the comparator circuit supplies a control signal at the output Sc to the input E of the state circuit,
The present invention relates to an address forming device for a microdot fluorescent matrix screen.

好ましい実施例によれば、３ステート回路は、ドレイン
が相互に接続された２つの電界効果！トランジスタＴ、
及びＴ２と、入力Ｅ１、Ｅ３、ＥＩ８ｌ、Ｅｌｍ、に接
続され、トランジスタＴＩ及びＴ２のゲートに接続され
、電位Ａ、及びＡ２を供給する２つの供給源に接続され
た変換段階とを備え、３ステート回路の出力Ｓがトラン
ジスタＴ、及びＴ２のドレイン−ドレイン接続に接続さ
れ、トランジスタＴ１のソースが入力Ｅ１に接続され、
トランジスタＴ２のソースが入力Ｅ、に接続され、変換
段階が電位Ａ、及びＡ、を電位Ｖ、及びＶｇ−Ｖｓ、に
変換し、更に電位Ａ１及びＡ２を電位ｖＩ及びＶ　Ｉ　
＋Ｖ　ｓ　ｒに変換し、Ｖｓ、及びＶＳ２がトランジス
タＴ、及びＴ２の閾（スレショルド）電圧である。According to a preferred embodiment, the three-state circuit consists of two field effect circuits whose drains are interconnected. transistor T,
and T2, and a conversion stage connected to the inputs E1, E3, EI8l, Elm, and connected to the gates of the transistors TI and T2, and connected to two sources supplying the potentials A and A2, 3 The output S of the state circuit is connected to the transistor T and the drain-drain connection of T2, the source of the transistor T1 is connected to the input E1,
The source of the transistor T2 is connected to the input E, and a conversion stage converts the potentials A and A into potentials V and Vg-Vs, and further converts the potentials A1 and A2 into potentials vI and V I
+Vsr, and Vs and VS2 are the threshold voltages of transistors T and T2.

好ましい実施例によれば、比較回路は、入力Ｅ。According to a preferred embodiment, the comparator circuit has an input E.

に接続され、ゲートが入力Ｅ、に接続され、ソースが入
力Ｅ、。に接続された電界効果トランジスタＴ、のドレ
インに接続された抵抗性回路を備え、このドレイン抵抗
性回路は、その出力が出力Ｓｃに接続された変換段階の
入力に接続され、該変換段階が電位ＡＩ及びＡ、を供給
する２つの供給源に接続されて、電位Ｖ、及びＶ、の電
位Ａ２及びＡ、への移行を確保することを特徴としてい
る。The gate is connected to the input,E,, and the source is connected to the input,E,. a resistive circuit connected to the drain of a field-effect transistor T, connected to Sc, the drain resistive circuit being connected to the input of a conversion stage whose output is connected to the output Sc, the conversion stage being at a potential It is characterized in that it is connected to two sources supplying AI and A to ensure the transition of potentials V and V to potentials A2 and A, respectively.

好ましい実施例によれば、状態回路は、シフト機能を形
成する回路と、出力Ｓｍ、及びＳｍ２で状態信号を供給
するイネーブル機能を形成する回路とを備えている。According to a preferred embodiment, the state circuit comprises a circuit forming a shifting function and a circuit forming an enabling function providing a state signal at the outputs Sm and Sm2.

「実施例」 以下に添付図面を参照して本発明の詳細な説明する。"Example" The present invention will be described in detail below with reference to the accompanying drawings.

第４図は、導体陰極列（カラム：図示路）の制御段階を
概略的に示している。この制御段階は、３ステート回路
１０、状態回路１６及び比較回路２４を備えている。こ
れら回路１０，１６．２４に使用される電位を供給する
種々の供給源１２゜１４．１Ｂ、２０，２２，２６．２
８が設けられている。これら供給源は全陰極列の制御段
階に共通である。第５図を参照すると、３ステート回路
１０は、例えば２つの電界効果トランジスタＴ。FIG. 4 schematically shows the control steps of the conductor cathode array (column: path shown). This control stage comprises a three-state circuit 10, a state circuit 16 and a comparator circuit 24. Various sources 12° 14.1B, 20, 22, 26.2 supplying potentials used in these circuits 10, 16.24
8 is provided. These sources are common to the control stages of all cathode arrays. Referring to FIG. 5, the three-state circuit 10 includes, for example, two field effect transistors T.

及びＴ、と、変換段階３０から構成される。and T, and a transformation stage 30.

トランジスタＴ１及びＴ２は、ドレインが相互接続され
ている。この接続部は３ステート回路１０の出力Ｓに接
続されている。出力Ｓは、制御段階に割り当てられた陰
極列の制御電位Ｖｃを供給する。The drains of transistors T1 and T2 are interconnected. This connection is connected to the output S of the three-state circuit 10. The output S supplies the control potential Vc of the cathode string assigned to the control stage.

トランジスタＴＩのソースは、回路１０の入力Ｅ１に接
続され、トランジスタＴ２のソースが回路１０の入力Ｅ
、に接続されている。トランジスタＴＩ及びＴ２のゲー
トは、入力Ｅ、及びＥ２及び３ステート回路１０の入力
Ｅｍ、及びＥｍ２に接続された変換段階３０に接続され
ている。The source of transistor TI is connected to input E1 of circuit 10, and the source of transistor T2 is connected to input E1 of circuit 10.
,It is connected to the. The gates of transistors TI and T2 are connected to a conversion stage 30 which is connected to inputs E and E2 and to inputs Em and Em2 of the three-state circuit 10.

この変換段階３０は、供給源１８．２０で供給された電
位Ａ、及びＡ２を、電位ｖ２及びＶ　２−　Ｖ　ｓ２及
び電位ｖｌ及びＶ　、＋　Ｖ　ｓ、に各々変換している
。This conversion stage 30 converts the potentials A and A2 supplied at the sources 18.20 into potentials v2 and V2-Vs2 and potentials vl and V2, +Vs, respectively.

例えば、Ａ、が０ボルトであり、Ａ２が５ボルトである
。Ｖｓ、及びＶｓ２は、トランジスタＴ１及びＴ２の閾
電位である。For example, A is 0 volts and A2 is 5 volts. Vs and Vs2 are threshold potentials of transistors T1 and T2.

電位Ｖｃは、回路１０の状態による種々の値に移行でき
る。Potential Vc can transition to various values depending on the state of circuit 10.

状態１では、Ｖｃが（陰極列３の抵抗値を経由してグリ
ッド４及び陰極列間の絶縁層５で形成された要素コンデ
ンサの充電に対応する変動）Ｖ２からＶ、に変化する。In state 1, Vc changes from V2 to V (a variation corresponding to the charging of the element capacitor formed by the grid 4 and the insulating layer 5 between the cathode columns via the resistance value of the cathode columns 3).

状態２では、ＶｃがＶ１からＶｄに変化し、３ステート
回路１０が高インピーダンス状態にあり、これに接続さ
れた陰極列が隔離即ち絶縁され、要素コンデンサがその
内部インピーダンスで疑似線形的に放電し、この放電時
間定数が非常に変化するので、Ｖｃが値Ｖｄに到達した
時に回路１０が状態３に移行する。In state 2, Vc changes from V1 to Vd, the three-state circuit 10 is in a high impedance state, the cathode string connected to it is isolated, and the element capacitors discharge quasi-linearly at their internal impedances. , this discharge time constant varies so much that the circuit 10 transitions to state 3 when Vc reaches the value Vd.

状態３では、Ｖｃは、（陰極列の抵抗による要素コンデ
ンサの放電によって）Ｖｄからｖ２に上昇し、回路１０
が状態１に戻るまでこの値を維持している。In state 3, Vc rises from Vd to v2 (by discharging the element capacitors through the cathode string resistance) and the circuit 10
This value is maintained until it returns to state 1.

入力Ｅｌ及びＥ２に各々印加される電位Ｖ、及びＶ、は
供給源１２．１４によって各々供給される。The potentials V and V applied to inputs El and E2, respectively, are provided by sources 12.14, respectively.

ｖｌの値が例えば−４０ボルトであり、■、の値が例え
ばＯポルトである。The value of vl is, for example, -40 volts, and the value of (■) is, for example, O port.

状態３から状態１への移行及び状態１から状態２への通
路即ち移行は、状態回路１６において、全制御段階に共
通な供給源２２によって状態回路１６の入力Ｅ、に印加
された信号Ｓ、によって、入力Ｅｍ、及びＥｍ、を経由
して制御される。信号Ｓ。The passage or transition from state 3 to state 1 and from state 1 to state 2 is effected in the state circuit 16 by a signal S, applied to the input E of the state circuit 16 by a source 22 common to all control stages; via inputs Em and Em. Signal S.

は（グリッド選択時間）期間Ｔの存続期間ｔ１の方形波
の電圧である。Ｓｌは、立上り部が状態３から状態１へ
の通路に対応し、立下り部が状態１から状態２への通路
に対応している。is the square wave voltage of duration t1 of period T (grid selection time). In Sl, the rising part corresponds to the path from state 3 to state 1, and the falling part corresponds to the path from state 1 to state 2.

信号Ｓｌは、ロウ回期クロック機能及び単安定回路を実
現した回路から通常の方法で得られる。The signal Sl is obtained in the usual way from a circuit implementing a low periodic clock function and a monostable circuit.

状態３への通路は、状態回路１６において、比較回路２
４のＳｃによる入力Ｅ７に供給された好適信号で、入力
Ｅｍ、及びＥｍ２を経由して制御される。A path to state 3 is established in state circuit 16 by comparator circuit 2.
The preferred signal fed to input E7 by Sc of 4 is controlled via inputs Em and Em2.

従って、出力Ｓが定期的にグリッド選択時間Ｔで供給さ
れ、電位Ｖｃが目的の制御段階に取付られた陰極列及び
選択されるべきグリッドの交点に対応するピクセルの照
光を許容している。この照光は、入力Ｅｓによって出力
Ｓに接続されたスイッチ１５によって有効にされる。Thus, an output S is provided periodically at grid selection times T, allowing the potential Vc to illuminate the pixel corresponding to the intersection of the cathode column attached to the desired control stage and the grid to be selected. This illumination is enabled by a switch 15 connected to the output S by the input Es.

もし目的のピクセルが照光されるならば、スイッチ１５
は、そのピクセルに接続された陰極列に接続された出力
Ｓｓに電位Ｖｃを供給し、もしそうでなければ、スイッ
チ１５は、電位ｖ２を例えばその出力Ｓｓに供給し、ピ
クセルが消光する。このようなスイッチがこの型の装置
において適宜形成される。If the desired pixel is illuminated, switch 15
supplies a potential Vc to the output Ss connected to the cathode string connected to that pixel; if not, the switch 15 supplies a potential v2 to its output Ss, for example, and the pixel is extinguished. Such a switch is suitably formed in a device of this type.

状態回路１６は、シフト及びイネーブル機能を満足する
回路１７及び１９を持っている。出力Ｓｍ１は３ステー
ト回路１０の入力Ｅｍ、に接続され、出力５ａＩｆｆｉ
が３ステート回路１０の入力Ｅ１１２に接続されている
。状態回路は、入力Ｅ４及びＥ、に各々接続された供給
源１８及び２０によって電位Ａ。State circuit 16 has circuits 17 and 19 that fulfill shift and enable functions. The output Sm1 is connected to the input Em of the 3-state circuit 10, and the output 5aIffi
is connected to the input E112 of the three-state circuit 10. The state circuit is brought to potential A by means of sources 18 and 20 connected to inputs E4 and E, respectively.

及びＡ２によって供給される。例えば、電位Ａ１がゼロ
ボルトであり、電位Ａ２が例えば５ポルトである。and A2. For example, potential A1 is zero volts and potential A2 is, for example, 5 volts.

次の第２表は、入力Ｅ６及びＥ、に供給された電位から
出力Ｓｍ、及びＳｍ２でシフト及びイネーブル機能を形
成する状態回路のロジック表である。Table 2 below is a logic table for a state circuit which forms a shift and enable function at outputs Sm and Sm2 from the potentials supplied to inputs E6 and E.

第　　２　　表 Ｅｓ　　　Ｅｔ　　　　　Ｓｉｔ：シフ　　５ｆｆ１２
：イネーブル機能　　プル機能 ｏｖ　　　ｏｖ　　　　ｏｖ　　　　　　ｏｖ５Ｖ　　
　ＯＶ　　　　５Ｖ　　　　　　０ＶＯＶ　　　５Ｖ　
　　　ＯＶ　　　　　　５Ｖ５Ｖ　　　５Ｖ　　　　５
Ｖ　　　　　　ＯＶ種々の電位値のＯＶ及び５ｖは情報
の目的にのみ提供されている。Table 2 Es Et Sit: Schiff 5ff12
: Enable function Pull function ov ov ov ov5V
OV 5V 0VOV 5V
OV 5V5V 5V 5
V OVVarious potential values of OV and 5v are provided for information purposes only.

次の第３表は、状態回路と協働する３ステート回路１０
のロジック表である。第３表は入力Ｅｍ。The following table 3 shows the three-state circuit 10 that cooperates with the state circuit.
This is the logic table. Table 3 is the input Em.

及びＥＩ１１２に印加された信号から回路１０の出力Ｓ
で供給された信号を提供してる。and the output S of the circuit 10 from the signal applied to the EI 112
It provides signals supplied by

第　　３　　表 Ｅｍ、　Ｅｍ２Ｓ ｏｖ　ｏｖ　　ｖ。Table 3 Em, Em2S ov ov v.

５Ｖ　ＯＶ　　Ｖ。5V OV V.

ｏｖ　　　ｓｖ　　　　高インピーダンス状態ｓｖ　　
　ｓｖ　　　　高インピーダンス状態能の実施例におい
ては、状態回路は、第５図に示す回路と同じ構造を持つ
３ステート回路のトランジスタＴ１を、信号Ｓ、を入力
Ｅｍ＋に印加して制御され、３ステート回路のトランジ
スタＴ２を、入力Ｅｍ２に、比較回路に印加された信号
及び信号Ｓ、の論理的合同からの信号を印加して制御さ
れる。ov sv High impedance state sv
sv In the high impedance state capability embodiment, the state circuit is controlled by applying a signal S, to input Em+, of a three-state circuit transistor T1 having the same structure as the circuit shown in FIG. transistor T2 is controlled by applying to input Em2 a signal from the logical confluence of the signal applied to the comparator circuit and the signal S.

第４表及び第５表は、この変化に対応した３ステート回
路及び関連の状態回路のロジック表である。Tables 4 and 5 are logic tables for three-state circuits and related state circuits that accommodate this change.

第４表は、入力Ｅ６及びＥ７に供給された電位から状態
回路の出力Ｓｍ、及びＳｍ２での電位を提供してる。Table 4 provides the potentials at the outputs Sm and Sm2 of the state circuit from the potentials supplied to the inputs E6 and E7.

第５表は、状態回路の入力Ｅｍｌ及び６１ｍ２に印加さ
れた電位から３ステート回路の出力Ｓから供給された信
号を提供してる。Table 5 provides the signals provided from the output S of the three-state circuit from the potentials applied to the inputs Eml and 61m2 of the state circuit.

第　　４ Ｓｍ、： ｏｖ ｏｖ ｏｖ ｏｖ 第 Ｅｍ、　　　Ｅｍ２　　　　　　Ｓ ｏｖ　　　ｏｖ　　　　　高イ ｓｖ　　　　ｏｖ　　　　　　ｖ。Part 4 Sm: ov ov ov ov No. Em, Em2 S ov ov ov high sv ov ov.

ｏｖ　　　　ｓｖ　　　　　　ｖ。ov sv ov.

５ｖｓｖｖ。5vsvv.

第６図は、抵抗性回路４０、例えば電界効果トランジス
タＴ、及び変換段階４２から構成される比較回路の実施
例である。トランジスタＴ、のゲートに接続された入力
Ｅ、に印加された電位Ｖｃの値の関数として、回路はそ
の出力Ｓｃで電位Ａ１或はＡ、を供給する。入力Ｅ、に
印加された電位値のＳｍ、： 　ｖ 　ｖ 　Ｖ 　ｖ 表 表 ンピーダンス 　ｖ 　ｖ 　ｖ 　ｖ Ｅ・ 　ｖ 　ｖ 　ｖ 　ｖ 関数としてＳｃに印加された出力電位は、次の第６表に
要約されている。FIG. 6 shows an embodiment of a comparison circuit consisting of a resistive circuit 40, for example a field effect transistor T, and a conversion stage 42. FIG. As a function of the value of the potential Vc applied to the input E, connected to the gate of the transistor T, the circuit supplies at its output Sc a potential A1 or A. The output potential applied to Sc as a function of the potential value Sm, applied to the input E, is summarized in Table 6 below: There is.

第　　６　　表 入力Ｅ、への印加電位Ｖｃ　　出力Ｓｃへの印加電位Ｖ
ｃ）Ｖ’ｄ　　　　　　　　　０Ｖ Ｖｃ（Ｖｄ　　　　　　　　　５Ｖ トランジスタＴ、は、比較回路２４の入力Ｅ１０に接続
される。入力Ｅ、。は、供給源２８を経由して電位Ｖ４
＝Ｖｄ−Ｖｓ、に上昇される。Ｖｓ３は、トランジスタ
Ｔ、の閾値電位である。供給源２８は外部制御２９の手
段によって電位ｖ４の値を変化できる。Ｖｓ＝が固定で
あるので、■、の変動がＶｄの変動に相当する。Ｖｄの
値に作用することによって、所望のスクリーン輝度を得
ることが可能になる。抵抗性回路４０は、トランジスタ
Ｔ、のドレインに接続され、比較回路２４の入力Ｅ、に
接続される。入力Ｅ、は、供給源２６を経由して電位Ｖ
、に上昇させられる。電位Ｖ、の値がＶｄより高い。Table 6 Potential Vc applied to input E, Potential V applied to output Sc
c) V'd 0V Vc (Vd 5V The transistor T, is connected to the input E10 of the comparison circuit 24. The input E,. is connected to the potential V4 via the supply source 28.
= Vd - Vs. Vs3 is the threshold potential of transistor T. The source 28 can vary the value of the potential v4 by means of an external control 29. Since Vs= is fixed, the variation in ■ corresponds to the variation in Vd. By acting on the value of Vd it is possible to obtain the desired screen brightness. A resistive circuit 40 is connected to the drain of the transistor T, and to the input E of the comparison circuit 24. Input E, is at potential V via source 26
, raised to . The value of potential V is higher than Vd.

もし、入力Ｅ、に印加される電位が（Ｖ　ｄ　−Ｖ　ｓ
、）＋Ｖｓ３より高いならば、トランジスタＴ３は導電
性即ちオンになり、変換段階４２が電位Ｖ、＝Ｖｄ−Ｖ
ｓ、に上昇させられる。もし、入力Ｅ、に印加される電
位が（Ｖ　ｄ　−Ｖ　ｓ３）＋　Ｖ　Ｓ３より低いなら
ば、トランジスタＴ、は非導電性即ちオフになり、変換
段階４２が電位ｖ３に上昇させられる。If the potential applied to input E is (V d −V s
.
It is raised to s. If the potential applied to input E, is lower than (V d -V s3)+V S3, transistor T, becomes non-conducting, ie turned off, and conversion stage 42 is raised to potential v3.

変換段階４２の機能は、もし、その入力が電位Ｖ４−ｖ
ｄ−Ｖｓ、に上昇しているならば、電位例えばＡ、−Ｏ
Ｖに等しい電位を出力Ｓ、で供給し、もし、その入力が
電位ｖ３に上昇しているならば、電位例えばＡ、−５Ｖ
に等しい電位を出力Ｓ３で供給することである。The function of the conversion stage 42 is such that if its input is at the potential V4-v
If the voltage has increased to d-Vs, for example, A, -O
If a potential equal to V is supplied at the output S, and if its input is rising to the potential v3, then the potential, e.g. A, -5V
is to supply at output S3 a potential equal to .

第７図は、状態回路の入力Ｅ、（信号Ｓ１：タイミング
チャート５０）及び比較回路２４の出力ＳＣに接続され
るＥ７（タイミングチャート５２）、状態回路のシフト
及びイネーブル機能に対応する出力Ｓｍ、及びＳ＋ａ！
（タイミングチャート５４及び５６）及び３ステート回
路の出力Ｓ（タイミングチャート５８）に印加された電
位のタイミングチャートの実施例を示している。第７図
に示したりイミングチヤードは第２表及び第３表に対応
している。これらタイミングチャートが照光したピクセ
ルに対応している。選択時間Ｔは３つに分割される。FIG. 7 shows the input E of the state circuit (signal S1: timing chart 50) and E7 (timing chart 52) connected to the output SC of the comparison circuit 24, the output Sm corresponding to the shift and enable function of the state circuit, and S+a!
(timing charts 54 and 56) and a timing chart of potentials applied to the output S of the 3-state circuit (timing chart 58). The timing chart shown in FIG. 7 corresponds to Tables 2 and 3. These timing charts correspond to illuminated pixels. The selection time T is divided into three parts.

ロウ選択時間Ｔで開始した時間Ｔは、一定に設定され、
出力Ｓ、で決定される。この時間は更に短くできるが、
考慮すべきピクセルの（陰極列、対面グリッド及びその
間の絶縁材で形成される容量に相当する）陰極列容量を
充電するに十分長くなければならない。この充電が陰極
列の抵抗に対応している陰極動抵抗を経由して実行され
る。ビデオスクリーン型のスクリーンにとってはｔｌが
１μｓである。The time T starting at the row selection time T is set constant;
It is determined by the output S. This time can be made even shorter, but
It must be long enough to charge the cathode column capacitance (corresponding to the capacitance formed by the cathode column, the facing grid and the insulation therebetween) of the considered pixel. This charging is performed via a cathodic dynamic resistance that corresponds to the resistance of the cathode array. For a video screen type screen, tl is 1 μs.

時間Ｅ１毎に、Ｖｃが電位ｖ２から電位Ｖ、に変化して
いる。比較回路２４は、値ｖｄを通してＶｃの第１の通
路を検知する。その後、比較回路２４の出力Ｓｃに供給
された電位は、値Ａ、から値Ａ２、例えば（立上り部で
）Ｏから５ｖに移行する。Vc changes from potential v2 to potential V at every time E1. Comparison circuit 24 senses the first path of Vc through the value vd. Thereafter, the potential supplied to the output Sc of the comparison circuit 24 shifts from the value A to the value A2, for example from O to 5v (at the rising edge).

シフト回路１７の出力Ｓｍ、に供給された信号−の立上
り部は、信号Ｓ１の゛立上り部で初期化される。The rising edge of the signal supplied to the output Sm of the shift circuit 17 is initialized by the rising edge of the signal S1.

出力５ＩＩ８で供給された信号の立上り部が時間ｔ。The rising edge of the signal provided at output 5II8 is at time t.

中に実行される。イネーブル回路１９の出力・Ｓｍｚで
供給された信号の上昇前部は信号Ｓ、の立下り部で初期
化される。executed during. The rising edge of the signal supplied at the output Smz of the enable circuit 19 is initialized by the falling edge of the signal S.

時間ｔ２がｔｌの終了で開始する。陰極列が隔離され、
その制御段階が高インピーダンス状態にある。マイクロ
ドツトが電子を放出し、考慮される陰極列の電位が疑似
線形的にＶ１から増加し、最終的にＶｃ＝Ｖｄに至る。Time t2 begins at the end of tl. The cathode row is isolated,
Its control stage is in a high impedance state. The microdots emit electrons and the potential of the cathode array considered increases quasi-linearly from V1, eventually reaching Vc=Vd.

比較回路２４によるこの電位の第２の検知は出力Ｓｃで
供給された信号の立下り部の時間ｔ、で終了する。The second detection of this potential by the comparator circuit 24 ends at the time t of the falling edge of the signal provided at the output Sc.

イネーブル回路１９の出力５Ｌ８！で供給された信号の
立下り部は、比較回路２４の出力Ｓｃで供給された信号
の立下り部で初期化される。Output 5L8 of enable circuit 19! The falling portion of the signal supplied by the comparator circuit 24 is initialized by the falling portion of the signal supplied by the output Sc of the comparison circuit 24.

ｔ、が完成し、ロウ選択時間Ｔが終了した時には、時間
【、が開始される。電位Ｖｃは、陰極動抵抗による陰極
列容量の放電曲線に従ってＶｄからｖ２に変化し、その
後時間ｔ、の休息用にこの値に維持される。When t, is completed and the row selection time T ends, time [ , starts. The potential Vc changes from Vd to v2 according to the discharge curve of the cathode column capacitance due to the cathododynamic resistance and is then maintained at this value for a rest of time t.

第７図は、放射が時間ｔ１中に開始することを示してい
る。しかし、時間１−、が結果の放射が無視できること
を確保するために十分に短く選択される。FIG. 7 shows that emission begins during time t1. However, time 1- is chosen short enough to ensure that the resulting radiation is negligible.

従って、マイクロドツトによる電子の放射が時間ｔｌ中
に実施される。陰極列置圧Ｖｃは、充電量ｑ−ＣＸ　（
Ｖ、−Ｖｄ）の放射に相当して、ＶｌからＶｄに通過す
る。Ｃは、前述の陰極列容量の値であり、各陰極列毎に
略等しい。消光したピクセルを持つためには、対応の陰
極列が対応のロウ選択時間中に電圧ｖ２である。Emission of electrons by the microdots therefore takes place during time tl. The cathode array pressure Vc is the charge amount q−CX (
V, -Vd) passing from Vl to Vd. C is the value of the above-mentioned cathode row capacitance, which is approximately equal for each cathode row. To have a pixel extinguished, the corresponding cathode column is at voltage v2 during the corresponding row selection time.

「発明の効果」 以上説明したように、本発明によるマイクロドツト蛍光
行列スクリーンのアドレス方法においては、関連の照光
されたピクセルによるロウの選択時間中に放射された充
電量は、電圧Ｖｄの選択によって本発明に従って順次制
御される。個々の陰極列間で変化できる時間ｔｌ毎に実
行される制御は、第３図に示す種々のピクセルで陽極で
観測された電流変動からの独自性を得ることができる。``Effects of the Invention'' As explained above, in the addressing method of the microdot fluorescent matrix screen according to the present invention, the amount of charge emitted during the row selection time by the associated illuminated pixel is determined by the selection of the voltage Vd. Controlled sequentially according to the invention. The control carried out in time intervals tl, which can vary between the individual cathode columns, can gain independence from the current fluctuations observed at the anodes at the various pixels shown in FIG.

従って、スクリーンの均一な輝度及びこの輝度の強度を
調整することが容易に得られる利点を持っている。Therefore, it has the advantage that the brightness of the screen is uniform and the intensity of this brightness can be easily adjusted.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来技術のマイクロドツト蛍光スクリーンの概
略斜視図、第２図は従来技術の陰極列及びグリッド間の
電位差Ｖｇｃの変動関数としてマイクロドツトの放射束
に応答する代表的電流応答の曲線図、第３図は従来技術
の陰極列及びグリッド間の電位差Ｖ（ｃの変動関数とし
て２つの別々のピクセルと協働するマイクロドツトの放
射束に応答する電流応答の実施例図、第４図は本発明に
よる陰極列の陰極列用の制御段階のブロック図、第５図
は本発明による制御装置に使用される３ステート回路の
実施例図、第６図は本発明による制御装置に使用される
比較回路の実施例図、第７図は状態回路の入力Ｅ、及び
Ｅ７、状態回路のシフト及びイネーブル機能に対応する
出力Ｓｍ、及び５ｆｆｉ２及び３ステート回路の出力Ｓ
に印加された電位的タイミングチャートｃ図である。 ・・下部支持体、２・・・上部支持体、３・・・陰極陰 極刑、 ４・・・導体ロウ、５・・・絶縁層、６・・・マイクロ
ドラ ト、７・・・蛍光剤層、８・・・陽極。FIG. 1 is a schematic perspective view of a prior art microdot phosphor screen, and FIG. 2 is a typical current response curve in response to microdot radiant flux as a function of variation in potential difference Vgc between the prior art cathode array and grid. , FIG. 3 is an example diagram of the current response in response to the radiant flux of a microdot cooperating with two separate pixels as a function of variations in the potential difference V(c) between the prior art cathode array and the grid, and FIG. A block diagram of the control stages for the cathode array of the cathode array according to the invention; FIG. 5 is an exemplary diagram of a three-state circuit used in the control device according to the invention; FIG. An example diagram of the comparison circuit, FIG. 7 shows the inputs E and E7 of the state circuit, the output Sm corresponding to the shift and enable functions of the state circuit, and the output S of the 5ffi2 and 3 state circuits.
FIG. 3 is a potential timing chart c shown in FIG. ...Lower support, 2...Upper support, 3...Cathode cathodic treatment, 4...Conductor wax, 5...Insulating layer, 6...Microdrate, 7...Fluorescent agent Layer 8... Anode.

Claims (5)

【特許請求の範囲】[Claims] （１）下部支持体１上に複数の陰極列３が配列され、各
陰極列に複数の金属製マイクロドット６が支持され、こ
れら陰極列の上部にグリッドを構成する複数行の穴明き
導電性ロウ４が配列され、ロウｉ及び陰極列ｊの各交点
がピクセルに対応する真空セルを持つスクリーンを備え
、各マイクロドット６のピークが前記ロウの各穴と位置
合わせされ、これらロウ及び陰極列が各マイクロドット
と位置合わせされた開口を各々持つ絶縁層５によって絶
縁され、これらグリッドの上部には、透明上部支持体２
に付着された透明陽極８に配置された蛍光層７が対面し
、動画或は静止画表示は、選択時間Ｔ毎に各グリッド列
を順次アドレスし、各選択時間Ｔ内に第２のアドレス化
が同時に前記ロウの全ピクセルのデータ信号によって実
行される、照光されるべき前記ロウのピクセルを照光す
る行列スクリーンのアドレス方法において、 ロウｉのアドレス化が選択時間Ｔ中に対応のグリッド列
を一定の電位Ｖｇに上昇させて実行され、前記ロウｉの
選択時間Ｔ中には、次の順序、照光されるべき前記ロウ
ｉのピクセルに対応する全陰極列は、マイクロドットに
よる電子放射を確保しながら、電位差Ｖｇ−Ｖｃがピク
セルの照光に最適となるように、電位Ｖｃに上昇させら
れ、陰極列は絶縁され、絶縁層５に形成された各要素コ
ンデンサ、グリッド及び各照光されたピクセルの陰極列
は、各ピクセル毎に陰極列及びグリッド行間の瞬間電位
差変動が前記スクリーンの全照光ピクセル毎の選択輝度
に対応したレベルに到達するまで、各内部インピーダン
スで自由放電することを許容し、 各照光されたピクセル毎に、前記状態が満足した時には
、陰極列電位Ｖｃをピクセルを消光させる値に上昇させ
て、作用が再度実行される段階が実行される、照光状態
或は消光状態に移行できる複数のピクセルを持ち、照光
状態のピクセルの輝度が任意の調整値に均一化できるビ
デオ画像の表示用マイクロドット蛍光行列スクリーンの
アドレス方法。(1) A plurality of cathode rows 3 are arranged on the lower support 1, a plurality of metal microdots 6 are supported on each cathode row, and a plurality of rows of conductive holes forming a grid are formed above the cathode rows. The rows 4 are arranged, and each intersection of row i and cathode row j has a screen with a vacuum cell corresponding to a pixel, and the peak of each microdot 6 is aligned with each hole of said row, and these rows and cathodes The rows are insulated by an insulating layer 5 each having an aperture aligned with each microdot, and on top of these grids a transparent upper support 2 is provided.
The transparent anode 8 attached to the phosphor layer 7 faces each other, and for video or still image display, each grid column is sequentially addressed at each selection time T, and the second addressing is performed within each selection time T. In the method of addressing a matrix screen for illuminating the pixels of said row to be illuminated, the addressing of row i is carried out by the data signals of all pixels of said row at the same time, in which the addressing of row i keeps the corresponding grid column constant during a selection time T. During the selection time T of the row i, all cathode rows corresponding to the pixels of the row i to be illuminated ensure electron emission by the microdots. However, the potential difference Vg - Vc is increased to the potential Vc so that it is optimal for illumination of the pixel, and the cathode array is insulated, each element capacitor formed in the insulating layer 5, the grid and the cathode of each illuminated pixel. The columns allow for each pixel to freely discharge in their respective internal impedances until the instantaneous potential difference fluctuations between the cathode columns and the grid rows reach a level corresponding to the selected brightness for each total illuminated pixel of said screen; For each pixel that has been exposed, when said condition is satisfied, a step is carried out in which the cathode column potential Vc is increased to a value that makes the pixel extinguish, and the action is performed again. A method of addressing a microdot fluorescent matrix screen for the display of video images, which has pixels of 1,000,000, and whose luminance in the illuminated state can be uniformized to an arbitrary adjustment value. （２）下部支持体１上に複数の陰極列３が配列され、各
陰極列に複数の金属製マイクロドット６が支持され、こ
れら陰極列の上部にグリッドを構成する複数行の穴明き
導電性ロウ４が配列され、ロウｉ及び陰極列ｊの各交点
がピクセルに対応する真空セルを持つスクリーンを備え
、各マイクロドット６のピークが前記ロウの各穴と位置
合わせされ、これらロウ及び陰極列が各マイクロドット
と位置合わせされた開口を各々持つ絶縁層５によって絶
縁され、これらグリッドの上部には、透明上部支持体２
に付着された透明陽極８に配置された蛍光層７が対面し
、動画或は静止画表示は、選択時間Ｔ毎に各グリッド列
を順次アドレスし、各選択時間Ｔ内に第２のアドレス化
が同時に前記ロウの全ピクセルのデータ信号によって実
行される、照光されるべき前記ロウのピクセルを照光す
る行列スクリーンのアドレス形成装置において、 各陰極列３毎に制御段階を備え、各制御段階は、外部供
給源１２によって電位Ｖ＿１に上昇される第１入力Ｅ＿
１と、外部供給源１４によって電位Ｖ＿２に上昇される
第２入力Ｅ＿２と、電位Ｖｃを供給する出力Ｓとを持つ
３ステート回路１０と、この３ステート回路１０の１つ
の状態から他の状態への移行を制御する信号を供給する
状態回路１６とを備え、前記Ｖｃがロウの選択時間Ｔ中
に、各ロウの選択時間Ｔで開始された第１設定時間ｔ＿
１毎に、３ステート回路１０の状態に依存した値を再発
的方法でとり、３ステート回路１０が状態１にある時に
、Ｖｃは、各ピクセルに依存した第２時間ｔ＿２中に、
電位差Ｖｇ−Ｖ＿１がピクセルを照光することに最適と
なるように電位Ｖ＿１に上昇させられ、回路１０が高イ
ンピーダンス状態２にある時に、Ｖｃは、照光されたピ
クセル毎にＴ−（ｔ＿１＋ｔ＿２）に対応した第３時間
ｔ＿３中に、Ｖ＿１から選択輝度を得る方法で決定され
た電位Ｖｄに自然に路線形に変化させられ、回路１０が
状態３にある時に、Ｖｃは、電位Ｖ＿２に上昇させられ
て、回路１０が状態１に戻るまで電位Ｖ＿２に維持させ
られ、 これら信号が３ステート回路１０の入力Ｅｍ＿１及びＥ
ｍ＿２に各々接続された出力Ｓｍ＿１及びＳｍ＿２で供
給され、この状態回路１６は、更に期間ｔ＿１の定期信
号Ｓ＿１及びグリッドの選択時間Ｔを供給する共通供給
源２２に接続された入力Ｅ＿６を有し、比較回路２４は
、前記３ステート回路１０の出力Ｓに接続された入力Ｅ
＿８と、電位Ｖ＿３＞Ｖｄを供給する供給源２６の出力
に接続された入力Ｅ＿９と、電位Ｖ＿４≦Ｖｄを供給す
る供給源２８の出力に接続されたＳ＿１＿０とを有し、
Ｖ＿４が選択されたスクリーン輝度の関数として調整さ
れて、該比較回路２４が出力Ｓｃで状態回路１６の入力
Ｅ＿７に制御信号を供給することを特徴とする、マイク
ロドット蛍光行列スクリーンのアドレス形成装置。(2) A plurality of cathode rows 3 are arranged on the lower support 1, a plurality of metal microdots 6 are supported on each cathode row, and a plurality of rows of perforated conductive holes forming a grid are formed above the cathode rows. The rows 4 are arranged, and each intersection of row i and cathode row j has a screen with a vacuum cell corresponding to a pixel, and the peak of each microdot 6 is aligned with each hole of said row, and these rows and cathodes The rows are insulated by an insulating layer 5 each having an aperture aligned with each microdot, and on top of these grids a transparent upper support 2 is provided.
The transparent anode 8 attached to the phosphor layer 7 faces each other, and for video or still image display, each grid column is sequentially addressed at each selection time T, and the second addressing is performed within each selection time T. in a matrix screen addressing device for illuminating the pixels of said row to be illuminated, in which the data signals of all pixels of said row are carried out simultaneously, comprising a control stage for each cathode column 3, each control stage comprising: A first input E_ raised to potential V_1 by an external supply source 12
1, a second input E_2 raised to a potential V_2 by an external source 14, and an output S supplying a potential Vc; and a state circuit 16 for supplying a signal for controlling the transition of a first set time t_, which starts at the selection time T of each row, during the selection time T when the Vc is low.
1 takes a value in a recurrent manner depending on the state of the three-state circuit 10, and when the three-state circuit 10 is in state 1, Vc during a second time t_2 depends on each pixel:
When the potential difference Vg - V_1 is increased to the potential V_1 so that it is optimal for illuminating the pixel, and the circuit 10 is in the high impedance state 2, Vc corresponds to T-(t_1 + t_2) for each illuminated pixel. During the third time t_3, when the circuit 10 is in state 3, Vc is raised to the potential V_2 and is naturally changed to the potential Vd determined by the method of obtaining the selected brightness from V_1. , are maintained at potential V_2 until the circuit 10 returns to state 1, and these signals are applied to the inputs Em_1 and E of the three-state circuit 10.
m_2 respectively connected to outputs Sm_1 and Sm_2, this state circuit 16 further has an input E_6 connected to a common source 22 supplying a periodic signal S_1 of period t_1 and a grid selection time T; The comparison circuit 24 has an input E connected to the output S of the three-state circuit 10.
_8, an input E_9 connected to the output of the source 26 providing the potential V_3>Vd, and S_1_0 connected to the output of the source 28 providing the potential V_4≦Vd;
Device for addressing a microdot fluorescent matrix screen, characterized in that V_4 is adjusted as a function of the selected screen brightness, and said comparison circuit 24 supplies a control signal at the output Sc to the input E_7 of the state circuit 16. （３）３ステート回路１０は、ドレインが相互接続され
た２つの電界効果型トランジスタＴ＿１及びＴ＿２を備
え、該３ステート回路１０の出力ＳがトランジスタＴ＿
１及びＴ＿２のドレイン−ドレイン接続点に接続され、
トランジスタＴ＿１のソースが入力Ｅ＿１に接続され、
トランジスタＴ＿２のソースが入力Ｅ＿２に接続され、 入力Ｅ＿１、Ｅ＿２、Ｅｍ＿１、Ｅｍ＿２に接続され、
前記トランジスタＴ＿１及びＴ＿２のゲートに接続され
、電位Ａ＿１及びＡ＿２を供給する２つの供給源に接続
された変換段階３０を更に備え、該段階３０が電位Ａ＿
１及びＡ＿２を電位Ｖ＿２及びＶ＿２−Ｖｓ＿２に変換
し、更に電位Ａ＿１及びＡ＿２を電位Ｖ＿１及びＶ＿１
＋Ｖｓ＿１に変換し、Ｖｓ＿１及びＶｓ＿２がトランジ
スタＴ＿１及びＴ＿２の閾電圧である特許請求の範囲第
２項記載の装置。(3) The three-state circuit 10 includes two field effect transistors T_1 and T_2 whose drains are interconnected, and the output S of the three-state circuit 10 is connected to the transistor T_2.
connected to the drain-drain connection point of 1 and T_2,
the source of transistor T_1 is connected to input E_1;
The source of the transistor T_2 is connected to the input E_2, and the source of the transistor T_2 is connected to the inputs E_1, E_2, Em_1, Em_2,
It further comprises a conversion stage 30 connected to the gates of said transistors T_1 and T_2 and connected to two sources supplying potentials A_1 and A_2, said stage 30 being connected to the potential A_2.
1 and A_2 to potentials V_2 and V_2 - Vs_2, and further convert potentials A_1 and A_2 to potentials V_1 and V_1.
3. The device according to claim 2, wherein Vs_1 and Vs_2 are the threshold voltages of transistors T_1 and T_2. （４）比較回路２４は、入力Ｅ＿９に接続され、ゲート
が入力Ｅ＿８に接続され、ソースが入力Ｅ＿１＿０に接
続された電界効果トランジスタＴ＿３のドレインに接続
された抵抗性回路４０を備え、このドレイン抵抗性回路
４０は、その出力が出力Ｓｃに接続された変換段階４２
の入力に接続され、該変換段階４２が電位Ａ＿１及びＡ
＿２を供給する２つの供給源に接続されて、電位Ｖ＿３
及びＶ＿４の電位Ａ＿２及びＡ＿１への移行を確保する
ことを特徴とする特許請求の範囲第２項記載の装置。(4) The comparator circuit 24 includes a resistive circuit 40 connected to the input E_9, a gate connected to the input E_8, and a source connected to the input E_1_0. The conversion circuit 40 has a conversion stage 42 whose output is connected to the output Sc.
, the conversion stage 42 is connected to the inputs of potentials A_1 and A
connected to two sources supplying the potential V_3
3. The device according to claim 2, characterized in that it ensures the transition of potentials A_2 and A_1 from V_4 to A_2 and A_1. （５）状態回路１６は、シフト機能を形成する回路１７
と、出力Ｓｍ＿１及びＳｍ＿２で状態信号を供給するイ
ネーブル機能を形成する回路１９とを備えた特許請求の
範囲第２項記載の装置。(5) The state circuit 16 is a circuit 17 forming a shift function.
and a circuit 19 forming an enabling function for supplying status signals at outputs Sm_1 and Sm_2.
JP1140215A 1988-06-01 1989-06-01 Microdot fluorescent matrix screen addressing method Expired - Fee Related JP2642193B2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8807288 1988-06-01
FR8807288A FR2632436B1 (en) 1988-06-01 1988-06-01 METHOD FOR ADDRESSING A MICROPOINT FLUORESCENT MATRIX SCREEN

Publications (2)

Publication Number Publication Date
JPH0228693A true JPH0228693A (en) 1990-01-30
JP2642193B2 JP2642193B2 (en) 1997-08-20

Family

ID=9366822

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1140215A Expired - Fee Related JP2642193B2 (en) 1988-06-01 1989-06-01 Microdot fluorescent matrix screen addressing method

Country Status (7)

Country Link
US (1) US5138308A (en)
EP (1) EP0345148B1 (en)
JP (1) JP2642193B2 (en)
KR (1) KR970006857B1 (en)
CA (1) CA1324685C (en)
DE (1) DE68909495T2 (en)
FR (1) FR2632436B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004504639A (en) * 2000-07-13 2004-02-12 コミツサリア　タ　レネルジー　アトミーク Method and apparatus for controlling a matrix-structured electron source by emitted charge

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2067418C (en) * 1991-07-22 1998-05-19 Sung M. Choi Frame buffer organization and control for real-time image decompression
US5262698A (en) * 1991-10-31 1993-11-16 Raytheon Company Compensation for field emission display irregularities
US5600200A (en) 1992-03-16 1997-02-04 Microelectronics And Computer Technology Corporation Wire-mesh cathode
FR2691568B1 (en) * 1992-05-21 1996-12-13 Commissariat Energie Atomique METHOD FOR DISPLAYING DIFFERENT GRAY LEVELS AND SYSTEM FOR CARRYING OUT SAID METHOD.
US5300862A (en) * 1992-06-11 1994-04-05 Motorola, Inc. Row activating method for fed cathodoluminescent display assembly
KR0156032B1 (en) * 1993-05-28 1998-10-15 호소야 레이지 Image display device and driver therefor
DE4427673B4 (en) * 1993-08-05 2007-07-19 Micron Technology, Inc. (N.D.Ges.D. Staates Delaware) Field emission display
US6204834B1 (en) 1994-08-17 2001-03-20 Si Diamond Technology, Inc. System and method for achieving uniform screen brightness within a matrix display
FR2730843B1 (en) * 1995-02-17 1997-05-09 Pixtech Sa ADDRESSING DEVICE OF A MICROPOINT FLAT DISPLAY ELECTRODE
US5543691A (en) * 1995-05-11 1996-08-06 Raytheon Company Field emission display with focus grid and method of operating same
US6252347B1 (en) 1996-01-16 2001-06-26 Raytheon Company Field emission display with suspended focusing conductive sheet
US5684368A (en) * 1996-06-10 1997-11-04 Motorola Smart driver for an array of LEDs
US6067061A (en) * 1998-01-30 2000-05-23 Candescent Technologies Corporation Display column driver with chip-to-chip settling time matching means
US6169529B1 (en) * 1998-03-30 2001-01-02 Candescent Technologies Corporation Circuit and method for controlling the color balance of a field emission display
US6542136B1 (en) 2000-09-08 2003-04-01 Motorola, Inc. Means for reducing crosstalk in a field emission display and structure therefor
US6600464B1 (en) 2000-09-08 2003-07-29 Motorola, Inc. Method for reducing cross-talk in a field emission display
FR2832537B1 (en) 2001-11-16 2003-12-19 Commissariat Energie Atomique METHOD AND DEVICE FOR VOLTAGE CONTROL OF A MATRIX STRUCTURED ELECTRON SOURCE WITH REGULATION OF THE CHARGE EMITTED
GB0525593D0 (en) 2005-12-16 2006-01-25 Cxr Ltd X-ray tomography inspection systems
US10483077B2 (en) 2003-04-25 2019-11-19 Rapiscan Systems, Inc. X-ray sources having reduced electron scattering
US8243876B2 (en) 2003-04-25 2012-08-14 Rapiscan Systems, Inc. X-ray scanners
US9046465B2 (en) 2011-02-24 2015-06-02 Rapiscan Systems, Inc. Optimization of the source firing pattern for X-ray scanning systems
JP2010090231A (en) * 2008-10-07 2010-04-22 Canon Inc Image display
GB0901338D0 (en) 2009-01-28 2009-03-11 Cxr Ltd X-Ray tube electron sources

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4225807A (en) * 1977-07-13 1980-09-30 Sharp Kabushiki Kaisha Readout scheme of a matrix type thin-film EL display panel
JPS5677891A (en) * 1979-11-29 1981-06-26 Tokyo Shibaura Electric Co Displayyunit drive circuit
DE3243596C2 (en) * 1982-11-25 1985-09-26 M.A.N. Maschinenfabrik Augsburg-Nürnberg AG, 8000 München Method and device for transferring images to a screen
FR2561019B1 (en) * 1984-03-09 1987-07-17 Etude Surfaces Lab PROCESS FOR PRODUCING FLAT VISUALIZATION SCREENS AND FLAT SCREENS OBTAINED BY IMPLEMENTING SAID METHOD
WO1986003331A1 (en) * 1984-11-20 1986-06-05 Matsushita Electric Industrial Co., Ltd. Electron gun of picture display device
US4707692A (en) * 1984-11-30 1987-11-17 Hewlett-Packard Company Electroluminescent display drive system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004504639A (en) * 2000-07-13 2004-02-12 コミツサリア　タ　レネルジー　アトミーク Method and apparatus for controlling a matrix-structured electron source by emitted charge
JP4874500B2 (en) * 2000-07-13 2012-02-15 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ Method and apparatus for controlling a matrix structured electron source by emitted charge

Also Published As

Publication number Publication date
US5138308A (en) 1992-08-11
DE68909495T2 (en) 1994-04-14
DE68909495D1 (en) 1993-11-04
JP2642193B2 (en) 1997-08-20
KR900000828A (en) 1990-01-31
EP0345148B1 (en) 1993-09-29
CA1324685C (en) 1993-11-23
KR970006857B1 (en) 1997-04-30
FR2632436B1 (en) 1991-02-15
FR2632436A1 (en) 1989-12-08
EP0345148A1 (en) 1989-12-06

Similar Documents

Publication Publication Date Title
JPH0228693A (en) Addressing of microdot fluorescence train screen
US5103144A (en) Brightness control for flat panel display
CN1770247B (en) Drive circuit and display apparatus
US6281868B1 (en) Display
JPH05249913A (en) Compensating device for irregularity of field emission display
JP3771285B2 (en) Multiplex matrix display screen
JP2001209352A (en) Electrostatic electron emission type display device and its driving method
JP3892068B2 (en) Image display device
US6429836B1 (en) Circuit and method for display of interlaced and non-interlaced video information on a flat panel display apparatus
EP0596242B1 (en) Modulated intensity FED display
KR20030077182A (en) Method and apparatus for driving electro-luminescence display device
JP3901768B2 (en) Method and apparatus for gray scale modulation of matrix display
US7280088B2 (en) Method and device for controlling a matrix electron source, with regulation by the emitted charge
US6118417A (en) Field emission display with binary address line supplying emission current
JPH07168546A (en) Field-emission display
JP2003162250A (en) Method and apparatus for controlling voltage of electron source having matrix structure while adjusting emission electric charge
KR100447117B1 (en) Flat Display Panel
KR100538144B1 (en) Light emitting device driving circuit and display panel having matrix structure adopting light emitting device driving circuit
US6778159B1 (en) Active matrix display and a method of driving the same
JP2000206925A (en) Planar display device
US6570547B1 (en) Driving circuit for a field emission display
KR100542759B1 (en) Field Emission Display and Driving Method thereof
JP4395918B2 (en) Field emission type electron emission device and field emission type display device
KR100250425B1 (en) Multi-gate driving system of field emission display device
KR100430085B1 (en) Flat Display Panel and Driving Method Thereof

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees