JPH0228335A - モノリシック集積回路素子の製造方法 - Google Patents
モノリシック集積回路素子の製造方法Info
- Publication number
- JPH0228335A JPH0228335A JP63179412A JP17941288A JPH0228335A JP H0228335 A JPH0228335 A JP H0228335A JP 63179412 A JP63179412 A JP 63179412A JP 17941288 A JP17941288 A JP 17941288A JP H0228335 A JPH0228335 A JP H0228335A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- hole
- monolithic integrated
- etching
- monolithic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000005530 etching Methods 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 6
- 238000005219 brazing Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 abstract 2
- 239000000470 constituent Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 15
- 238000007747 plating Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 238000001465 metallisation Methods 0.000 description 8
- 239000010453 quartz Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
Landscapes
- Dicing (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モノリシック集積回路素子の製造方法に関し
、特に素子接地を裏面パイ７ホールと側面メタライズの
両方で同時に行い得ることによって、回路素子配置の自
由度を上げ、チップの小型化をはかった集積回路素子の
製造方法に関する。
、特に素子接地を裏面パイ７ホールと側面メタライズの
両方で同時に行い得ることによって、回路素子配置の自
由度を上げ、チップの小型化をはかった集積回路素子の
製造方法に関する。
近来、半導体トランジスタについては、超高周波帯での
性能向上と共に、整合回路や保護回路、又電源バイアス
回路をも半導体基板上に一体構成した所謂、モノリシッ
ク集積回路素子が各所で検討されている。とりわけ、ガ
リウム砒素は半絶縁性基板が容易に得られることや高速
性に適していることから、ＩＧＨｚ以上のより超高周波
帯域で増幅器５発振器１位相器、あるいは高速分局器等
のモノリシヅク素子が検討され、既に、一部は商品化さ
れている。一方、Ｘ帯以上のモノリシック集積回路素子
においては、ソース電極の接地にポンディング線を用い
たのでは、回路整合に影響を及ぼす為に基板に貫通孔を
設けて接地を行う、所謂、バイアホール接地法やチップ
側面に設けた接地金属を通して、接地を行う、側面メタ
ライズ法が知られ、モノリシック素子の高周波化・高性
能化に必要不可欠な技術となっている。
性能向上と共に、整合回路や保護回路、又電源バイアス
回路をも半導体基板上に一体構成した所謂、モノリシッ
ク集積回路素子が各所で検討されている。とりわけ、ガ
リウム砒素は半絶縁性基板が容易に得られることや高速
性に適していることから、ＩＧＨｚ以上のより超高周波
帯域で増幅器５発振器１位相器、あるいは高速分局器等
のモノリシヅク素子が検討され、既に、一部は商品化さ
れている。一方、Ｘ帯以上のモノリシック集積回路素子
においては、ソース電極の接地にポンディング線を用い
たのでは、回路整合に影響を及ぼす為に基板に貫通孔を
設けて接地を行う、所謂、バイアホール接地法やチップ
側面に設けた接地金属を通して、接地を行う、側面メタ
ライズ法が知られ、モノリシック素子の高周波化・高性
能化に必要不可欠な技術となっている。
従来、この様なバイアホールを通して、ソース電極を接
地せしめるモノリシック集積回路素子の製造方法として
は、第３図（ａ）〜（ｄ）に示す様に半絶縁性基板４１
上に能動素子４２および整合回路素子や電源バイアス回
路素子からなる受動素子４３を設ける（第３図（ａ））
。次に、この基板４１を接着剤４４を介して支持板４５
に貼り付は固定し、薄化した後、バイアホールエツチン
グマスク４６を用いて、集積回路素子の接地電極に到達
する貫通孔、すなわち、バイアホール４７を設ける（第
３図（ｂ））。続いて、メツキ給電層４８を用いて接地
用金属のメツキ層４９を選択的に設けた後、エッチカッ
トマスク５０を用いて、エツチングにより素子分離の為
のエッチカット領域５２を形成する（第３図（Ｃ））。
地せしめるモノリシック集積回路素子の製造方法として
は、第３図（ａ）〜（ｄ）に示す様に半絶縁性基板４１
上に能動素子４２および整合回路素子や電源バイアス回
路素子からなる受動素子４３を設ける（第３図（ａ））
。次に、この基板４１を接着剤４４を介して支持板４５
に貼り付は固定し、薄化した後、バイアホールエツチン
グマスク４６を用いて、集積回路素子の接地電極に到達
する貫通孔、すなわち、バイアホール４７を設ける（第
３図（ｂ））。続いて、メツキ給電層４８を用いて接地
用金属のメツキ層４９を選択的に設けた後、エッチカッ
トマスク５０を用いて、エツチングにより素子分離の為
のエッチカット領域５２を形成する（第３図（Ｃ））。
最後に接着剤４４を溶解することによってモノリシック
集積回路素子チップが得られた（第３図（ｄ））。
集積回路素子チップが得られた（第３図（ｄ））。
又、従来の別の側面メタライズを通してソース電極を接
地せしめるモノリシック集積回路素子の製造方法として
は、第４図（ａ）〜（ｃ）に示す様に、半絶縁基板６１
上に能動素子６２．受動素子６３を設ける（第４図（ａ
乃。続いて、裏面研磨により薄化した後、裏面電極６４
を設け、表面側にメツキカバー６５を受けた後に、スク
ライブをし素子分離する（第４図（ｂ））。次に、電界
メツキによって、チップ毎に接地用側面金属６６を設け
、メツキカバー６５を除去することによってモノリシッ
ク集積回路素子チップが得られていた（第４図（Ｃ））
。
地せしめるモノリシック集積回路素子の製造方法として
は、第４図（ａ）〜（ｃ）に示す様に、半絶縁基板６１
上に能動素子６２．受動素子６３を設ける（第４図（ａ
乃。続いて、裏面研磨により薄化した後、裏面電極６４
を設け、表面側にメツキカバー６５を受けた後に、スク
ライブをし素子分離する（第４図（ｂ））。次に、電界
メツキによって、チップ毎に接地用側面金属６６を設け
、メツキカバー６５を除去することによってモノリシッ
ク集積回路素子チップが得られていた（第４図（Ｃ））
。
上述した従来のモノリシック集積回路素子の製造方法は
、例えばマイクロ波電力用モノリシック増幅器の様に多
段構成の場合には、接地を取るために回路素子の配置に
制限が加えられ、従って、モノリシック集積化の大きな
利点であるべきチップの小型化が充分になされず、大量
生産、低価格化がはかれないという問題があった。
、例えばマイクロ波電力用モノリシック増幅器の様に多
段構成の場合には、接地を取るために回路素子の配置に
制限が加えられ、従って、モノリシック集積化の大きな
利点であるべきチップの小型化が充分になされず、大量
生産、低価格化がはかれないという問題があった。
具体的には、バイアホール接地方式では距離の関係から
、チップの周辺付近に接地電極が配置される必要がある
。又、第３図（ｄ）に示す断面形状からもわかる様に従
来のパイ７ホールによる製造方法の場合にはマウント−
ポンディング時のハンドリングの際の接触部が少なく、
チップ欠けが生じて不良となること、更に、マウント時
にパイ７ホール内部にソルダー材が入り込み、表面側受
は電極を押し上げる為に生ずる電極フクレが発生し、大
きな問題となっていた。
、チップの周辺付近に接地電極が配置される必要がある
。又、第３図（ｄ）に示す断面形状からもわかる様に従
来のパイ７ホールによる製造方法の場合にはマウント−
ポンディング時のハンドリングの際の接触部が少なく、
チップ欠けが生じて不良となること、更に、マウント時
にパイ７ホール内部にソルダー材が入り込み、表面側受
は電極を押し上げる為に生ずる電極フクレが発生し、大
きな問題となっていた。
一方、側面メタライズによる場合には、チップ１個ずつ
のメツキによってなされていたために、工数の点で問題
であり、更に半絶縁性基板面に直接メツキしているため
に、高温保管によるメツキ剥がれが生じるという信頼性
の低下が問題となっていた。
のメツキによってなされていたために、工数の点で問題
であり、更に半絶縁性基板面に直接メツキしているため
に、高温保管によるメツキ剥がれが生じるという信頼性
の低下が問題となっていた。
本発明のモノリシック集積回路素子の製造方法は、基板
表面側の貫通孔形成領域および素子分離領域に対し、エ
ツチング溝を設ける工程と、エツチング溝に到達する貫
通孔を設けて表面側接地電極と電気的な導通をはかる工
程を含むという特徴と、貫通孔の内壁のみに素子マウン
トろう材となじまない性質を有するＴｉ、Ａ４あるいは
これらの酸化膜を設ける工程を含んでいる。
表面側の貫通孔形成領域および素子分離領域に対し、エ
ツチング溝を設ける工程と、エツチング溝に到達する貫
通孔を設けて表面側接地電極と電気的な導通をはかる工
程を含むという特徴と、貫通孔の内壁のみに素子マウン
トろう材となじまない性質を有するＴｉ、Ａ４あるいは
これらの酸化膜を設ける工程を含んでいる。
本発明によれば基板表面側の貫通孔領域および素子分離
領域に対してエツチング溝を設け、バイアホール形成と
素子分離を同時に行ってバイアホールによる接地と側面
メタライズによる接地を同一チップ内で行い得るととも
に、チップ欠けのない断面形状を呈している。
領域に対してエツチング溝を設け、バイアホール形成と
素子分離を同時に行ってバイアホールによる接地と側面
メタライズによる接地を同一チップ内で行い得るととも
に、チップ欠けのない断面形状を呈している。
次に、本発明の典型的な一実施例であるガリウム砒素（
以下、ＧａＡｓと称す）モノリシック集積回路素子の場
合について、図面を参照して説明する。
以下、ＧａＡｓと称す）モノリシック集積回路素子の場
合について、図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例の縦断面図で
ある。まず、半絶縁性ＧａＡｓ基板１１にパイ７ホール
領域エツチング溝１３および素子分離領域エツチング溝
１４を第１のフォトレジストマスク１２を用いて、ウェ
ットエツチングにより２０μｍの深さ選択的にエツチン
グ形成する（第１図（ａ））。次に、イオン注入により
、ＦＥＴの能動層１５、コンタクト層１６を形成した後
、ＦＥＴゲート電極１７．オーミック電極等を含む一層
配線１８、更に、配線メタルとなる二層配線１９を形成
して表面側のモノリシック素子を形成する（第１図（ｂ
））。この時、素子分離領域１４には側面メタライズの
受は電極を残しておくようにする。
ある。まず、半絶縁性ＧａＡｓ基板１１にパイ７ホール
領域エツチング溝１３および素子分離領域エツチング溝
１４を第１のフォトレジストマスク１２を用いて、ウェ
ットエツチングにより２０μｍの深さ選択的にエツチン
グ形成する（第１図（ａ））。次に、イオン注入により
、ＦＥＴの能動層１５、コンタクト層１６を形成した後
、ＦＥＴゲート電極１７．オーミック電極等を含む一層
配線１８、更に、配線メタルとなる二層配線１９を形成
して表面側のモノリシック素子を形成する（第１図（ｂ
））。この時、素子分離領域１４には側面メタライズの
受は電極を残しておくようにする。
続いて、表面工程完了後のウェノ・−をワックス２５を
介して石英板２４に固定し、裏面側から４５０μｍから
１４０μｍ厚さまで研磨によって薄化した後、フォトレ
ジストマスク２１を用いて、ウェットエツチングによっ
て表面側の接地電極に到達するようにバイアホール用貫
通孔２２および素子分離貫通孔２３を選択的に形成する
（第１図（Ｃ））。次に、メツキ給電金属２６を全面に
被着した後、素子分離領域２３以外にＡｕメツキ層２７
を選択的に設ける（第１図（ｄ））。続いてＡｕメ。
介して石英板２４に固定し、裏面側から４５０μｍから
１４０μｍ厚さまで研磨によって薄化した後、フォトレ
ジストマスク２１を用いて、ウェットエツチングによっ
て表面側の接地電極に到達するようにバイアホール用貫
通孔２２および素子分離貫通孔２３を選択的に形成する
（第１図（Ｃ））。次に、メツキ給電金属２６を全面に
被着した後、素子分離領域２３以外にＡｕメツキ層２７
を選択的に設ける（第１図（ｄ））。続いてＡｕメ。
キ層２７をマスクにメツキ給電金属２６をエツチング除
去した後、ワックス２５を除去し、石英板２４より剥離
することによってバイアホールおよび側面メタライズに
より接地したＧａＡｓモノリシック集積回路素子チップ
が得ちれる（第１図（ｅ））。一方、第１図（ｄ）の工
程後バイアホール内壁のみに選択的にＴｉ ２８を設け
ることによって、より信頼性の面で優れたＧａＡｓモノ
リシック集積回路素子チップが得られる。
去した後、ワックス２５を除去し、石英板２４より剥離
することによってバイアホールおよび側面メタライズに
より接地したＧａＡｓモノリシック集積回路素子チップ
が得ちれる（第１図（ｅ））。一方、第１図（ｄ）の工
程後バイアホール内壁のみに選択的にＴｉ ２８を設け
ることによって、より信頼性の面で優れたＧａＡｓモノ
リシック集積回路素子チップが得られる。
次に、第２図を用いて本発明の他の実施例１を説明する
。
。
まず、半絶縁性Ｇ ａ Ａ ｓ基板１１に、バイアホー
ル領域エツチング溝３２および素子分離領域エツチング
溝３３を第１のエツチングマスク３１を用いてＣＣＩ２
２ Ｆ ！ ＋ Ｈｅガスを用いた反応性イオンエツチ
ングにより２０μｍの深さ、選択的にエツチング形成す
る（第２図（ａ））。次に、ＦＥＴからなる能動素子３
４．インダクタ、キャパシタおよび抵抗等より構成され
る受動素子３５を形成して、表面側のモノリシック素子
を形成する（第２図（ｂ乃。この時、素子分離領域３３
には側面メタライズの受は電極を残しておくようにする
。続いて、表面工程完了後のウェハーをワックス２５を
介して、石英板２４に固定し、裏面側から４５０μｍか
ら１４０μｍ厚さまで研磨によって薄化した後、第２エ
ツチングマスク２１を用いて、ｃｃｕ２Ｆ’２＋Ｈｅガ
スを用いた反応性イオンエツチングによって表面側の接
地電極に到達するようにバイアホール貫通孔３６素子分
離貫通孔３７を選択的に形成する（第２図（Ｃ））。次
に、メツキ給電金属３８を全面に被着した後、素子分離
領域３３以外にＡｕメツキ層３９を選択的に設ける（第
２図（ｄ））。続いて、Ａｕメツキ層３９をマスクにメ
ツキ給電金属３８をエツチング除去した後、ワックス２
５を除去し、石英板２４より剥離することによって、バ
イアホールおよび側面メタライズにより接地したＧ ａ
Ａ ｓモノリシック集積回路素子チップが得られる（
第２図（ｅ））。一方、第１図（ｄ）の工程後、バイア
ホール内壁のみに選択的にＴｉ４０を設けることによっ
て、より信頼性の点で優れたＧａＡｓモノリシック集積
回路素子チップが得られる。
ル領域エツチング溝３２および素子分離領域エツチング
溝３３を第１のエツチングマスク３１を用いてＣＣＩ２
２ Ｆ ！ ＋ Ｈｅガスを用いた反応性イオンエツチ
ングにより２０μｍの深さ、選択的にエツチング形成す
る（第２図（ａ））。次に、ＦＥＴからなる能動素子３
４．インダクタ、キャパシタおよび抵抗等より構成され
る受動素子３５を形成して、表面側のモノリシック素子
を形成する（第２図（ｂ乃。この時、素子分離領域３３
には側面メタライズの受は電極を残しておくようにする
。続いて、表面工程完了後のウェハーをワックス２５を
介して、石英板２４に固定し、裏面側から４５０μｍか
ら１４０μｍ厚さまで研磨によって薄化した後、第２エ
ツチングマスク２１を用いて、ｃｃｕ２Ｆ’２＋Ｈｅガ
スを用いた反応性イオンエツチングによって表面側の接
地電極に到達するようにバイアホール貫通孔３６素子分
離貫通孔３７を選択的に形成する（第２図（Ｃ））。次
に、メツキ給電金属３８を全面に被着した後、素子分離
領域３３以外にＡｕメツキ層３９を選択的に設ける（第
２図（ｄ））。続いて、Ａｕメツキ層３９をマスクにメ
ツキ給電金属３８をエツチング除去した後、ワックス２
５を除去し、石英板２４より剥離することによって、バ
イアホールおよび側面メタライズにより接地したＧ ａ
Ａ ｓモノリシック集積回路素子チップが得られる（
第２図（ｅ））。一方、第１図（ｄ）の工程後、バイア
ホール内壁のみに選択的にＴｉ４０を設けることによっ
て、より信頼性の点で優れたＧａＡｓモノリシック集積
回路素子チップが得られる。
この実施例ではパイ７ホールおよび素子分離のためのエ
ツチングを反応性イオンエツチングによっている為、マ
スク下のオーバーエツチングがほとんどなく、従ってパ
イ７ホール領域の縮小化がはかられ、チップの小型化が
なされる利点がある。
ツチングを反応性イオンエツチングによっている為、マ
スク下のオーバーエツチングがほとんどなく、従ってパ
イ７ホール領域の縮小化がはかられ、チップの小型化が
なされる利点がある。
以上説明したように本発明は、基板表面側の貫通孔領域
および素子分離領域にエツチング溝を設けて、裏面バイ
アホールと素子分離を同時に行い、バイアホール法と側
面メタライズ法でＩＣの接地をとることによってモノリ
シック素子配置の自由度を上げることができる効果があ
る。その結果、多段構成のモノリシックＩＣを小型で実
現することができ、又チップ断面形状も、エツチング溝
の形成によってマウントハンドリング時のチップ欠けが
生じにくい形になっており、組立歩留を向上できる効果
がある。又、バイアホール内壁のみにＴｉ等を設けるこ
とにおいて、マウント時のツルグーの這い上がりを抑制
することが出来、信頼性の向上がはかられるという効果
がある。
および素子分離領域にエツチング溝を設けて、裏面バイ
アホールと素子分離を同時に行い、バイアホール法と側
面メタライズ法でＩＣの接地をとることによってモノリ
シック素子配置の自由度を上げることができる効果があ
る。その結果、多段構成のモノリシックＩＣを小型で実
現することができ、又チップ断面形状も、エツチング溝
の形成によってマウントハンドリング時のチップ欠けが
生じにくい形になっており、組立歩留を向上できる効果
がある。又、バイアホール内壁のみにＴｉ等を設けるこ
とにおいて、マウント時のツルグーの這い上がりを抑制
することが出来、信頼性の向上がはかられるという効果
がある。
第１図（ａ）〜（「）は本発明の一実施例によるモノリ
シック集積回路素子の製造方法を示す各工程の縦断面図
、第２図（ａ）〜（「）は本発明の他の実施例によるモ
ノリシック集積回路素子の製造方法を示す各工程の縦断
面図、第３図（ａ）〜（ｄ）は従来のモノリシック集積
回路素子の製造方法を示す各工程の縦断面図、第４図は
従来の別のモノリシック集積回路素子の製造方法を示す
各工程の縦断面図である。 １１・・・・・・半絶縁性ＧａＡｓ基板、１２・・・・
・・フォトレジストマスク（１）、１３． ３２・・・
・・・バイアホール領域エツチング溝、１４．３３・・
・・・・素子分離領域エツチング溝、１５・・・・・・
能動層、１６・・・・・・コンタクト層、１７・・・・
・・ゲート電極、１８・・・・・・−層配線、−１９・
・・・・・二層配線、２１・・・・・・フォトレジスト
マスク（２）、 ２２．３６・・・・・・バイアホー
ル用貫通孔、２３．３７・・・・・・素子分離貫通孔、
２４・・・・・・石英板、２５・・・・・・ワックス、
２８，３８．４８・・・・・・メツキ給電金属、２７，
３９．４９・・・・・・Ａｕメツキ層、２０・・・・・
・第２のエツチングマスク、２８．４０・・・・・・Ｔ
ｉ、４１．６１・・・・・・半絶縁性基板、４２．６２
・・・・・・能動素子、４３，６３・・・・・・受動素
子、４４・・・・・・接着剤、４５・・・・・・支持板
、４６・・・・・・バイアホールエツチングマスク、４
７・・・・・・バイアホール、５０・・・・・・エッチ
カットマスク、６４・・・・・・裏面電極、６５・・・
・・・メツキカバー ６６・・・・・・接地用側面金属
。 代理人 弁理士 内 原 晋 勇 １図 と乙ノ ２４石美林 ζ ィ’ Ｚ／フ料シジス１マズク 刀幻分青１１且孔 （ｄ） ｚｙＡｔ）；’ｙ〒λそ （ｅ） ＺとＬ 子２図 とｂノ とＣノ （ｄ） ３アＡｕメツ牛層 とＣノ （ｊ−） 傷３０ （ｂ） 躬了図 （ｄ）
シック集積回路素子の製造方法を示す各工程の縦断面図
、第２図（ａ）〜（「）は本発明の他の実施例によるモ
ノリシック集積回路素子の製造方法を示す各工程の縦断
面図、第３図（ａ）〜（ｄ）は従来のモノリシック集積
回路素子の製造方法を示す各工程の縦断面図、第４図は
従来の別のモノリシック集積回路素子の製造方法を示す
各工程の縦断面図である。 １１・・・・・・半絶縁性ＧａＡｓ基板、１２・・・・
・・フォトレジストマスク（１）、１３． ３２・・・
・・・バイアホール領域エツチング溝、１４．３３・・
・・・・素子分離領域エツチング溝、１５・・・・・・
能動層、１６・・・・・・コンタクト層、１７・・・・
・・ゲート電極、１８・・・・・・−層配線、−１９・
・・・・・二層配線、２１・・・・・・フォトレジスト
マスク（２）、 ２２．３６・・・・・・バイアホー
ル用貫通孔、２３．３７・・・・・・素子分離貫通孔、
２４・・・・・・石英板、２５・・・・・・ワックス、
２８，３８．４８・・・・・・メツキ給電金属、２７，
３９．４９・・・・・・Ａｕメツキ層、２０・・・・・
・第２のエツチングマスク、２８．４０・・・・・・Ｔ
ｉ、４１．６１・・・・・・半絶縁性基板、４２．６２
・・・・・・能動素子、４３，６３・・・・・・受動素
子、４４・・・・・・接着剤、４５・・・・・・支持板
、４６・・・・・・バイアホールエツチングマスク、４
７・・・・・・バイアホール、５０・・・・・・エッチ
カットマスク、６４・・・・・・裏面電極、６５・・・
・・・メツキカバー ６６・・・・・・接地用側面金属
。 代理人 弁理士 内 原 晋 勇 １図 と乙ノ ２４石美林 ζ ィ’ Ｚ／フ料シジス１マズク 刀幻分青１１且孔 （ｄ） ｚｙＡｔ）；’ｙ〒λそ （ｅ） ＺとＬ 子２図 とｂノ とＣノ （ｄ） ３アＡｕメツ牛層 とＣノ （ｊ−） 傷３０ （ｂ） 躬了図 （ｄ）
Claims (1)
- 【特許請求の範囲】 １、裏面からの貫通孔あるいは側面を通して素子の接地
をとるモノリシック集積回路素子において、基板表面側
の貫通孔形成領域および素子分離領域に対しエッチング
溝を設ける工程と、表面パターン形成後、裏面より前記
エッチング溝に到達する貫通孔を設けて、表面側接地電
極と電気的に導通せしめる工程とを含むことを特徴とす
るモノリシック集積回路素子の製造方法。 ２、電気的導通をはかった前記貫通孔の内壁には素子マ
ウントろう材となじまない性質を有する材料を設けるこ
とを特徴とする請求項１記載のモノリシック集積回路素
子の製造方法。 ３、前記材料としてＴｉ、Ａｌおよびこれらの酸化膜で
あることを特徴とする請求項２記載のモノリシック集積
回路素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179412A JPH0777224B2 (ja) | 1988-07-18 | 1988-07-18 | モノリシック集積回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179412A JPH0777224B2 (ja) | 1988-07-18 | 1988-07-18 | モノリシック集積回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228335A true JPH0228335A (ja) | 1990-01-30 |
| JPH0777224B2 JPH0777224B2 (ja) | 1995-08-16 |
Family
ID=16065415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179412A Expired - Lifetime JPH0777224B2 (ja) | 1988-07-18 | 1988-07-18 | モノリシック集積回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777224B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102200A (ja) * | 1991-10-03 | 1993-04-23 | Mitsubishi Electric Corp | 半導体装置 |
| JP2005294472A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体装置、半導体ウェーハ、およびこれらの製造方法 |
| JP2007518253A (ja) * | 2003-12-12 | 2007-07-05 | アトメル グルノーブル エス．ア． | 薄膜化シリコンからなる電子チップの製造方法 |
| JP2007273876A (ja) * | 2006-03-31 | 2007-10-18 | Toyota Motor Corp | 半導体装置の製造方法及び半導体装置 |
| JP2011258833A (ja) * | 2010-06-10 | 2011-12-22 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60161651A (ja) * | 1984-02-02 | 1985-08-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62122279A (ja) * | 1985-11-22 | 1987-06-03 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS62128179A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 半導体装置 |
-
1988
- 1988-07-18 JP JP63179412A patent/JPH0777224B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60161651A (ja) * | 1984-02-02 | 1985-08-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62122279A (ja) * | 1985-11-22 | 1987-06-03 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS62128179A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102200A (ja) * | 1991-10-03 | 1993-04-23 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007518253A (ja) * | 2003-12-12 | 2007-07-05 | アトメル グルノーブル エス．ア． | 薄膜化シリコンからなる電子チップの製造方法 |
| JP4863214B2 (ja) * | 2003-12-12 | 2012-01-25 | ウードゥヴェ セミコンダクターズ | 薄膜化シリコンからなる電子チップの製造方法 |
| JP2005294472A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体装置、半導体ウェーハ、およびこれらの製造方法 |
| JP4703127B2 (ja) * | 2004-03-31 | 2011-06-15 | ルネサスエレクトロニクス株式会社 | 半導体ウェーハ、半導体チップおよびその製造方法 |
| JP2007273876A (ja) * | 2006-03-31 | 2007-10-18 | Toyota Motor Corp | 半導体装置の製造方法及び半導体装置 |
| JP2011258833A (ja) * | 2010-06-10 | 2011-12-22 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777224B2 (ja) | 1995-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6492195B2 (en) | Method of thinning a semiconductor substrate using a perforated support substrate | |
| US6440822B1 (en) | Method of manufacturing semiconductor device with sidewall metal layers | |
| JP6931498B2 (ja) | チップのパッケージング方法及びパッケージング構成 | |
| JP2006310726A (ja) | 半導体装置およびその製造方法 | |
| US6150197A (en) | Method of fabricating heterolithic microwave integrated circuits | |
| US6940157B2 (en) | High frequency semiconductor module, high frequency semiconductor device and manufacturing method for the same | |
| JP2022522049A (ja) | チップのパッケージング方法及びパッケージング構造 | |
| JPH0228335A (ja) | モノリシック集積回路素子の製造方法 | |
| US4596069A (en) | Three dimensional processing for monolithic IMPATTs | |
| US4692791A (en) | Monolithic IMPATT with stripline leads | |
| JP2003309296A (ja) | 集積回路装置及びその製造方法、並びに、圧電振動子及びその製造方法 | |
| JP2991168B2 (ja) | 半導体装置およびその製造方法 | |
| EP0963602B1 (en) | Microwave integrated circuits and process of making the same | |
| JP4151455B2 (ja) | モノリシックマイクロ波集積回路およびその製造方法 | |
| JP3039463B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08222694A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR20020070739A (ko) | 단일 칩 고주파 집적회로 및 그 제조 방법 | |
| JP7332130B2 (ja) | 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置 | |
| JPH02275644A (ja) | 半導体集積回路の製造方法 | |
| JPS62211962A (ja) | 高周波半導体装置の製造方法 | |
| JP2002217194A (ja) | 半導体装置 | |
| JP3168969B2 (ja) | 電界効果トランジスタおよび集積回路、電界効果トランジスタあるいは集積回路の製造方法 | |
| JPH11150113A (ja) | 半導体装置の製造方法 | |
| JP2520584B2 (ja) | 半導体装置 | |
| JPS60127762A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070816 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |