JP2991168B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波・ミリ
波通信装置等に用いられるパッケージングあるいはモジ
ュール化された半導体装置および該装置の製造方法に関
する。
波通信装置等に用いられるパッケージングあるいはモジ
ュール化された半導体装置および該装置の製造方法に関
する。
【０００２】
【従来の技術】図７は、従来例の半導体装置の斜視図で
ある。
ある。
【０００３】マイクロ波・ミリ波帯の通信装置等には、
パッケージングあるいはモジュール化された半導体装置
が用いられる。従来、このような半導体装置では、図７
に示すように、個別トランジスタやマイクロ波モノリシ
ック集積回路（以下ＭＭＩＣという）チップ２を、マイ
クロ波・ミリ波入出力リード端子７１，７２およびバイ
アスリード端子７３，７４を有する金属やセラミック製
のパッケージ７５内に装着し、ボンディングでこれら端
子に接続し、キャップ７６を被せて封止することが行わ
れている。
パッケージングあるいはモジュール化された半導体装置
が用いられる。従来、このような半導体装置では、図７
に示すように、個別トランジスタやマイクロ波モノリシ
ック集積回路（以下ＭＭＩＣという）チップ２を、マイ
クロ波・ミリ波入出力リード端子７１，７２およびバイ
アスリード端子７３，７４を有する金属やセラミック製
のパッケージ７５内に装着し、ボンディングでこれら端
子に接続し、キャップ７６を被せて封止することが行わ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな方法では、パッケージが高価であり、また組み立て
工程が複雑で、量産化、低コスト化および超小型化に不
利であった。さらにＭＭＩＣ等をチップ化してから組み
立てるために、ＭＭＩＣの半導体基板を薄化した後これ
らの工程を行うので、取り扱いが難しい欠点もあった。
本発明はこのような従来技術における欠点を解消するパ
ッケージングあるいはモジュール化された半導体装置お
よびその製造方法を提供するものである。
うな方法では、パッケージが高価であり、また組み立て
工程が複雑で、量産化、低コスト化および超小型化に不
利であった。さらにＭＭＩＣ等をチップ化してから組み
立てるために、ＭＭＩＣの半導体基板を薄化した後これ
らの工程を行うので、取り扱いが難しい欠点もあった。
本発明はこのような従来技術における欠点を解消するパ
ッケージングあるいはモジュール化された半導体装置お
よびその製造方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上の個別トランジスタ、ＭＭＩＣ等の半導体
装置の能動領域を囲む絶縁体壁が設けられ、その絶縁体
壁上面にカバー基板が装着されて、パッケージングある
いはモジュール化されたことを特徴とする、半導体装置
である。
半導体基板上の個別トランジスタ、ＭＭＩＣ等の半導体
装置の能動領域を囲む絶縁体壁が設けられ、その絶縁体
壁上面にカバー基板が装着されて、パッケージングある
いはモジュール化されたことを特徴とする、半導体装置
である。
【０００６】なお、本発明の半導体装置は、カバー基板
がＳｉ基板であること、カバー基板がセラミック基板で
あること、あるいはカバー基板が金属板であることが好
ましい。
がＳｉ基板であること、カバー基板がセラミック基板で
あること、あるいはカバー基板が金属板であることが好
ましい。
【０００７】また、カバー基板を接地するために、メタ
ライズされたあるいは導電性のカバー基板と、絶縁体壁
におけるメタライズとが使用されたものであることが好
ましく、さらに、入出力電極がビームリードであるこ
と、入出力電極にバンプが形成されていることも好まし
い。
ライズされたあるいは導電性のカバー基板と、絶縁体壁
におけるメタライズとが使用されたものであることが好
ましく、さらに、入出力電極がビームリードであるこ
と、入出力電極にバンプが形成されていることも好まし
い。
【０００８】そして、本発明の半導体装置の製造方法
は、 ａ）半導体ウェハー表面にトランジスタ、ＭＭＩＣ等半
導体装置を形成する工程、 ｂ）これら装置の能動領域を囲む壁を樹脂等の絶縁体で
形成する工程、 ｃ）壁の上面にカバー基板を接着する工程、 ｄ）半導体基板の薄化，表面電極と裏面とを接続するビ
アホールの形成，裏面金属膜の形成等の工程、および ｅ）半導体基板およびカバー基板をカットし、各半導体
装置を分離する工程を含むことを特徴とする、パッケー
ジングあるいはモジュール化された半導体装置の製造方
法である。
は、 ａ）半導体ウェハー表面にトランジスタ、ＭＭＩＣ等半
導体装置を形成する工程、 ｂ）これら装置の能動領域を囲む壁を樹脂等の絶縁体で
形成する工程、 ｃ）壁の上面にカバー基板を接着する工程、 ｄ）半導体基板の薄化，表面電極と裏面とを接続するビ
アホールの形成，裏面金属膜の形成等の工程、および ｅ）半導体基板およびカバー基板をカットし、各半導体
装置を分離する工程を含むことを特徴とする、パッケー
ジングあるいはモジュール化された半導体装置の製造方
法である。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】図１（ａ）は、本発明の半導体装置の一実
施形態例の斜視図、（ｂ）は、（ａ）の中心部を左右に
通る垂直断面図である。
施形態例の斜視図、（ｂ）は、（ａ）の中心部を左右に
通る垂直断面図である。
【００１１】本形態例は、個別トランジスタであるＦＥ
Ｔ（電界効果トランジスタ）をパッケージングしたもの
であり、（ａ）では、内部の様子が判るように、便宜上
カバーの中心部を欠損している。本実施形態例では、図
１に、ＦＥＴチップ１が、半導体基板１１上に形成さ
れ、接地裏面金属膜１２、ゲート（入力）端子１３、ド
レイン（出力）端子１４、ソース（接地）端子１５、絶
縁体壁１６、カバー基板１７が示されている。ＦＥＴの
本体部分すなわち能動領域を囲んで絶縁体壁１６が形成
され、その上にカバー基板１７が装着されている。した
がって、ＦＥＴの本体部分すなわち能動領域はシールさ
れ、チップレベルでパッケージングされた状態となって
いる。
Ｔ（電界効果トランジスタ）をパッケージングしたもの
であり、（ａ）では、内部の様子が判るように、便宜上
カバーの中心部を欠損している。本実施形態例では、図
１に、ＦＥＴチップ１が、半導体基板１１上に形成さ
れ、接地裏面金属膜１２、ゲート（入力）端子１３、ド
レイン（出力）端子１４、ソース（接地）端子１５、絶
縁体壁１６、カバー基板１７が示されている。ＦＥＴの
本体部分すなわち能動領域を囲んで絶縁体壁１６が形成
され、その上にカバー基板１７が装着されている。した
がって、ＦＥＴの本体部分すなわち能動領域はシールさ
れ、チップレベルでパッケージングされた状態となって
いる。
【００１２】図２は、第２の実施形態例であって、本発
明の技術をＭＭＩＣに対して適用した場合の斜視図、図
３（ａ）〜（ｅ）は、本実施形態例の製造方法を工程順
に示す、中心部左右に通る垂直断面図である。
明の技術をＭＭＩＣに対して適用した場合の斜視図、図
３（ａ）〜（ｅ）は、本実施形態例の製造方法を工程順
に示す、中心部左右に通る垂直断面図である。
【００１３】図２に示すように、この場合のＭＭＩＣチ
ップ２は伝送線路や整合回路として、マイクロストリッ
プ線路を用いている。裏面接地層を兼ねる金メッキ放熱
層２１、入力端子２２、出力端子２３、ビアホールによ
り金メツキ放熱層とつながっている接地端子２４、バイ
アス端子２５，２６が示されている。ここでは入出力端
子２２，２３の構成として、ＲＦプローバで特性の測定
が可能なようにしている。第１の実施の形態例と同様
に、ＭＭＩＣ２の能動領域を囲んで絶縁体壁１６が形成
され、その上にカバー基板１７が装着、シールされてい
る。したがって．ＭＭＩＣが送信や受信回路の場合に
は、チップレベルでモジュール化された状態となってい
る。
ップ２は伝送線路や整合回路として、マイクロストリッ
プ線路を用いている。裏面接地層を兼ねる金メッキ放熱
層２１、入力端子２２、出力端子２３、ビアホールによ
り金メツキ放熱層とつながっている接地端子２４、バイ
アス端子２５，２６が示されている。ここでは入出力端
子２２，２３の構成として、ＲＦプローバで特性の測定
が可能なようにしている。第１の実施の形態例と同様
に、ＭＭＩＣ２の能動領域を囲んで絶縁体壁１６が形成
され、その上にカバー基板１７が装着、シールされてい
る。したがって．ＭＭＩＣが送信や受信回路の場合に
は、チップレベルでモジュール化された状態となってい
る。
【００１４】図３（ａ）〜（ｅ）に順に示す各工程は、
（ａ） 半導体ウエハー１１1 表面にＭＭＩＣ２を多数
形成する工程、（ｂ） ＭＭＩＣの能動領域を囲む壁１
６を、絶縁体の成膜およびドライエッチング等で形成す
る工程、（ｃ） 壁の上面にＳｉウェハー、セラミック
基板等のカバー基板１７を接着する工程、（ｄ） 半導
体ウエハーの薄化、表面電極と裏面とを接続するビアホ
ールの形成、裏面金メッキ放熱層２１形成等の裏面工
程、および（ｅ） 半導体基板およびカバー基板をカッ
トし、各ＭＭＩＣを分離する工程である。
（ａ） 半導体ウエハー１１1 表面にＭＭＩＣ２を多数
形成する工程、（ｂ） ＭＭＩＣの能動領域を囲む壁１
６を、絶縁体の成膜およびドライエッチング等で形成す
る工程、（ｃ） 壁の上面にＳｉウェハー、セラミック
基板等のカバー基板１７を接着する工程、（ｄ） 半導
体ウエハーの薄化、表面電極と裏面とを接続するビアホ
ールの形成、裏面金メッキ放熱層２１形成等の裏面工
程、および（ｅ） 半導体基板およびカバー基板をカッ
トし、各ＭＭＩＣを分離する工程である。
【００１５】以上の実施形態例から判るように、本願発
明では、個別トランジスタやＭＭＩＣチップ内でパッケ
ージングあるいはモジュール化されるので超小型化が可
能であり、またこれらは半導体ウェハープロセスで製造
できるので、量産化、低コスト化が可能である。さらに
Ｓｉウェハー、アルミナ基板等のカバー基板が接着され
た状態で、すなわちカバー基板を支持板として、半導体
ウェハーの薄化、ビアホール形成、金メッキ放熱層の形
成等の裏面工程およびチップ化ができるので、ウェハー
およびチップの取り扱いが容易である。ここにおいてＳ
ｉウェハーを用いれば、完全に半導体ウェハープロセス
となるので、量産化、高歩留まりが期待できる。
明では、個別トランジスタやＭＭＩＣチップ内でパッケ
ージングあるいはモジュール化されるので超小型化が可
能であり、またこれらは半導体ウェハープロセスで製造
できるので、量産化、低コスト化が可能である。さらに
Ｓｉウェハー、アルミナ基板等のカバー基板が接着され
た状態で、すなわちカバー基板を支持板として、半導体
ウェハーの薄化、ビアホール形成、金メッキ放熱層の形
成等の裏面工程およびチップ化ができるので、ウェハー
およびチップの取り扱いが容易である。ここにおいてＳ
ｉウェハーを用いれば、完全に半導体ウェハープロセス
となるので、量産化、高歩留まりが期待できる。
【００１６】図４は、第３の実施形態例の、カバー基板
が装着される直前の状態の斜視図である。
が装着される直前の状態の斜視図である。
【００１７】本実施形態例においては、カバー基板およ
び能動領域を囲む壁１６によって電気シールドをとるた
めに、ＭＭＩＣ２上に設けた接地電極４１に壁１６にお
けるビアホール４２によって、カバー基板を接続してい
る。ここで本例では、カバー基板に接地用金属膜４３を
設けているが、より良いシールドをとるために金属板そ
のものを用いても良い。ここでは入出力端子２２，２３
はＡｕ厚メッキ層を用い、ビ−ムリード型として、外部
回路との接続を容易にしている。
び能動領域を囲む壁１６によって電気シールドをとるた
めに、ＭＭＩＣ２上に設けた接地電極４１に壁１６にお
けるビアホール４２によって、カバー基板を接続してい
る。ここで本例では、カバー基板に接地用金属膜４３を
設けているが、より良いシールドをとるために金属板そ
のものを用いても良い。ここでは入出力端子２２，２３
はＡｕ厚メッキ層を用い、ビ−ムリード型として、外部
回路との接続を容易にしている。
【００１８】図５は、第４の実施形態例の、カバー基板
が装着される直前の状態の斜視図である。
が装着される直前の状態の斜視図である。
【００１９】本実施形態例においては、カバー基板およ
び能動領域を囲む壁１６によって電気シールドをとるた
めに、ＭＭＩＣ２上に設けた接地電極４１に壁１６にお
ける）表面メタライズ５１によって、カバー基板を接続
している。ここで本例では、カバー基板に導電性の低抵
抗Ｓｉ基板５２を用いているが、より良いシールドをと
るために金属板そのものを用いても良い。ここで本例の
場合はＭＭＩＣの線路の形式としてコプレーナ線路を用
い、接地電極４１を広く採り、カバー基板の接地を容易
にしている。
び能動領域を囲む壁１６によって電気シールドをとるた
めに、ＭＭＩＣ２上に設けた接地電極４１に壁１６にお
ける）表面メタライズ５１によって、カバー基板を接続
している。ここで本例では、カバー基板に導電性の低抵
抗Ｓｉ基板５２を用いているが、より良いシールドをと
るために金属板そのものを用いても良い。ここで本例の
場合はＭＭＩＣの線路の形式としてコプレーナ線路を用
い、接地電極４１を広く採り、カバー基板の接地を容易
にしている。
【００２０】図６は、第５の実施形態のＭＭＩＣの、図
１（ｂ）と同様な垂直断面図である。
１（ｂ）と同様な垂直断面図である。
【００２１】ここでは半導体基板中のビアホール６１に
よって入出力電極６２，６３およびバイアス電極（図示
せず）をＭＭＩＣ２の基板の裏側に形成している。さら
に外部回路との接続、実装を容易に、かつ高信頼にする
ようバンプ６４，６５を設けている。この構成では、能
動領域を囲む壁１６全体にメタライズすることができ、
電気シールドが良い。また前述の図３の工程を適用した
場合、半導体基板１１およびカバー基板１７を同時にカ
ットできるので、各ＭＭＩＣ２の分離が容易である。
よって入出力電極６２，６３およびバイアス電極（図示
せず）をＭＭＩＣ２の基板の裏側に形成している。さら
に外部回路との接続、実装を容易に、かつ高信頼にする
ようバンプ６４，６５を設けている。この構成では、能
動領域を囲む壁１６全体にメタライズすることができ、
電気シールドが良い。また前述の図３の工程を適用した
場合、半導体基板１１およびカバー基板１７を同時にカ
ットできるので、各ＭＭＩＣ２の分離が容易である。
【００２２】以下、具体的寸法を伴った実施例について
説明する。
説明する。
【００２３】第１の実施例（図１）は、前記第１の実施
形態例に対応するもので、ＧａＡｓ基板１１上に形成し
た低雑音ＦＥＴの周囲を、幅５０μｍ、高さ５０μｍの
ポリイミドの壁１６で囲む。その上を厚さ２５０μｍの
アルミナ基板１７でカバーする。なおＧａＡｓ基板１１
の厚さは１５０μｍで、裏面に接地およびマウント用の
Ａｕ層１２を形成している。したがって、能動領威は封
止され、パッケージングされた状態が実現できる。
形態例に対応するもので、ＧａＡｓ基板１１上に形成し
た低雑音ＦＥＴの周囲を、幅５０μｍ、高さ５０μｍの
ポリイミドの壁１６で囲む。その上を厚さ２５０μｍの
アルミナ基板１７でカバーする。なおＧａＡｓ基板１１
の厚さは１５０μｍで、裏面に接地およびマウント用の
Ａｕ層１２を形成している。したがって、能動領威は封
止され、パッケージングされた状態が実現できる。
【００２４】第２の実施例（図２）は、前記第２の実施
形態例に対応するもので、ＧａＡｓ基板１１上にＡｌＧ
ａＡｓ／ＩｎＧａＡｓヘテロ接合ＦＥＴを能動素子とし
て、ＦＭ変調用の電圧制御発振器と出力増幅器とからな
る送信ＭＭＩＣチップ２のべ−スバンド信号入力端子２
２、ＲＦ出力端子２３およびバイアス端子２５，２６の
内側を幅８０μｍ、高さ１００μｍの非晶質弗化カーボ
ンの壁で囲む。その上を厚さ３００μｍのＳｉ基板１７
でカバーする。なおＧａＡｓ基板１１の厚さは５０μｍ
で、裏面に接地および放熱用のＡｕメッキ層を形成して
いる。これにより、超小型の送信モジュールが実現され
る。
形態例に対応するもので、ＧａＡｓ基板１１上にＡｌＧ
ａＡｓ／ＩｎＧａＡｓヘテロ接合ＦＥＴを能動素子とし
て、ＦＭ変調用の電圧制御発振器と出力増幅器とからな
る送信ＭＭＩＣチップ２のべ−スバンド信号入力端子２
２、ＲＦ出力端子２３およびバイアス端子２５，２６の
内側を幅８０μｍ、高さ１００μｍの非晶質弗化カーボ
ンの壁で囲む。その上を厚さ３００μｍのＳｉ基板１７
でカバーする。なおＧａＡｓ基板１１の厚さは５０μｍ
で、裏面に接地および放熱用のＡｕメッキ層を形成して
いる。これにより、超小型の送信モジュールが実現され
る。
【００２５】第３の実施例（図３）は、同じ前記第２の
実施形態例の製造工程に対応するもので、厚さ６６０μ
ｍのＧａＡｓ基板１１上に能動層をエピタキシャル成長
したウェハー１１1 を用いてＭＭＩＣ２の表面工程を行
う。ウェハー１１1 表面全面にＣＶＤによって１００μ
ｍの厚さの非晶質弗化カーボン膜および０．５μｍの厚
さのＳｉＯ2 膜を形成する。ＭＭＩＣ２の能動領域を囲
む幅８０μｍのＳｉＯ 2 膜のパターンを形成し、それを
マスクにＯ2 のプラズマエッチングによって非晶質弗化
カーボン膜をエッチングし、絶縁体壁１６を形成する。
次いでその上に厚さ３００μｍのＳｉ基板１７を接着す
る。次いでＳｉ基板１７を支持板として、ＧａＡｓ基板
１１を厚さ５０μｍまで研磨し、接地用ビアホールを形
成し、さらに裏面に接地および放熱用のＡｕメッキ層２
１を形成する。次いでＳｉ基板１７、さらにＧａＡｓ基
板１１をカットすればモジュール化されたＭＭＩＣ２が
完成する。
実施形態例の製造工程に対応するもので、厚さ６６０μ
ｍのＧａＡｓ基板１１上に能動層をエピタキシャル成長
したウェハー１１1 を用いてＭＭＩＣ２の表面工程を行
う。ウェハー１１1 表面全面にＣＶＤによって１００μ
ｍの厚さの非晶質弗化カーボン膜および０．５μｍの厚
さのＳｉＯ2 膜を形成する。ＭＭＩＣ２の能動領域を囲
む幅８０μｍのＳｉＯ 2 膜のパターンを形成し、それを
マスクにＯ2 のプラズマエッチングによって非晶質弗化
カーボン膜をエッチングし、絶縁体壁１６を形成する。
次いでその上に厚さ３００μｍのＳｉ基板１７を接着す
る。次いでＳｉ基板１７を支持板として、ＧａＡｓ基板
１１を厚さ５０μｍまで研磨し、接地用ビアホールを形
成し、さらに裏面に接地および放熱用のＡｕメッキ層２
１を形成する。次いでＳｉ基板１７、さらにＧａＡｓ基
板１１をカットすればモジュール化されたＭＭＩＣ２が
完成する。
【００２６】第４の実施例（図４）は第３の実施形態例
に対応するもので、ＭＭＩＣ２の能動領域を囲む幅８０
μｍ、高さ３０μｍの非晶質弗化カーボン膜の絶縁体壁
１６に直径２０μｍのビアホールを多数設け、Ａｕのメ
タライズによってＭＭＩＣ２の接地電極４１とＳｉカバ
ー基板１７とを接続している。ここでＳｉカバー基板１
７の内側にはＡｕ層４３が形成されている。入出力端子
２２，２３はＧａＡｓ基板１１上に２０μｍ厚のＡｕメ
ッキ層を形成して、ビームリード型として引き出してい
る。この製造工程としては、第３の実施例（図３）にお
いて、ＳｉＯ2膜マスクを用いたＯ2 のプラズマエッチ
ングによる非晶質弗化カーボン膜の絶縁体壁１６形成の
ときに、ビアホールの開口パターンをＳｉＯ2 膜マスク
に形成しておけば、同時にビアホールが形成でき、次い
でビアホールおよび絶縁体壁１６上面にメタライズすれ
ば良い。
に対応するもので、ＭＭＩＣ２の能動領域を囲む幅８０
μｍ、高さ３０μｍの非晶質弗化カーボン膜の絶縁体壁
１６に直径２０μｍのビアホールを多数設け、Ａｕのメ
タライズによってＭＭＩＣ２の接地電極４１とＳｉカバ
ー基板１７とを接続している。ここでＳｉカバー基板１
７の内側にはＡｕ層４３が形成されている。入出力端子
２２，２３はＧａＡｓ基板１１上に２０μｍ厚のＡｕメ
ッキ層を形成して、ビームリード型として引き出してい
る。この製造工程としては、第３の実施例（図３）にお
いて、ＳｉＯ2膜マスクを用いたＯ2 のプラズマエッチ
ングによる非晶質弗化カーボン膜の絶縁体壁１６形成の
ときに、ビアホールの開口パターンをＳｉＯ2 膜マスク
に形成しておけば、同時にビアホールが形成でき、次い
でビアホールおよび絶縁体壁１６上面にメタライズすれ
ば良い。
【００２７】第５の実施例（図５）は前記第４の実施形
態に対応するもので、ＭＭＩＣ２の能動領域を囲む幅８
０μｍ、高さ３０μｍの非晶質弗化カーボン膜の絶縁体
壁の、入出力電極およびバイアス電極の引き出し部分以
外の上面および側面にＡｕ膜を設け、カバー基板５２に
厚さ３００μｍの抵抗率０．０１Ωｃｍのｎ型低抵抗Ｓ
ｉを用い電気的シールドを得ている。
態に対応するもので、ＭＭＩＣ２の能動領域を囲む幅８
０μｍ、高さ３０μｍの非晶質弗化カーボン膜の絶縁体
壁の、入出力電極およびバイアス電極の引き出し部分以
外の上面および側面にＡｕ膜を設け、カバー基板５２に
厚さ３００μｍの抵抗率０．０１Ωｃｍのｎ型低抵抗Ｓ
ｉを用い電気的シールドを得ている。
【００２８】第６の実施例（図６）は前記第５の実施形
態に対応するもので、ＭＭＩＣ２の表面電極の外側に表
面メタライズされた幅８０μｍ、高さ３０μｍの非晶質
弗化カーボン膜の絶縁体壁１６を設け、入出力電極６
２，６３およびバイアス電極を厚さ４０μｍのＧａＡｓ
基板１１の裏側に設け、表面側の線路と直径３０μｍの
ビアホールで接続している。さらに裏面の各電極６２，
６３には、Ａｕメッキによる高さ４０μｍ、直径５０μ
ｍのバンプ６４，６５を設けている。
態に対応するもので、ＭＭＩＣ２の表面電極の外側に表
面メタライズされた幅８０μｍ、高さ３０μｍの非晶質
弗化カーボン膜の絶縁体壁１６を設け、入出力電極６
２，６３およびバイアス電極を厚さ４０μｍのＧａＡｓ
基板１１の裏側に設け、表面側の線路と直径３０μｍの
ビアホールで接続している。さらに裏面の各電極６２，
６３には、Ａｕメッキによる高さ４０μｍ、直径５０μ
ｍのバンプ６４，６５を設けている。
【００２９】
【発明の効果】以上説明したように本発明は、半導体装
置の能動領域を囲む絶縁体壁およびこれらのカバーを設
ける構造とすること等により、半導体ウェハー工程を用
いて個別トランジスタやＭＭＩＣをチップ内で封止でき
るので、超小型、低コストのパッケージングあるいはモ
ジュール化された半導体装置が量産でき、マイクロ波・
ミリ波通信装置の量産化、低コスト化に大きく寄与する
半導体装置およびその製造方法を提供できる効果があ
る。
置の能動領域を囲む絶縁体壁およびこれらのカバーを設
ける構造とすること等により、半導体ウェハー工程を用
いて個別トランジスタやＭＭＩＣをチップ内で封止でき
るので、超小型、低コストのパッケージングあるいはモ
ジュール化された半導体装置が量産でき、マイクロ波・
ミリ波通信装置の量産化、低コスト化に大きく寄与する
半導体装置およびその製造方法を提供できる効果があ
る。
【図１】（ａ）は、本発明の半導体装置の一実施形態例
の斜視図、（ｂ）は、（ａ）の中心部を左右に通る垂直
断面図である。
の斜視図、（ｂ）は、（ａ）の中心部を左右に通る垂直
断面図である。
【図２】第２の実施形態例であって、本発明の技術をＭ
ＭＩＣに対して適用した場合の斜視図である。
ＭＩＣに対して適用した場合の斜視図である。
【図３】（ａ）〜（ｅ）は、第２の実施形態例の製造方
法を工程順に示す、中心部を左右に通る垂直断面図であ
る。
法を工程順に示す、中心部を左右に通る垂直断面図であ
る。
【図４】第３の実施形態例の、カバー基板が装着される
直前の状態の斜視図である。
直前の状態の斜視図である。
【図５】第４の実施形態例の、カバー基板が装着される
直前の状態の斜視図である。
直前の状態の斜視図である。
【図６】第５の実施形態のＭＭＩＣの、図１（ｂ）と同
様な垂直断面図である。
様な垂直断面図である。
【図７】従来例の半導体装置の斜視図である。
１ ＦＥＴチツプ ２ ＭＭＩＣチツプ １１ 半導体基板 １１1 半導体ウェハー １２ 裏面金属膜 ｌ３ ゲート（入力）端子 １４ ドレイン（出力）端子 １５ ソース（接地）端子 １６ 絶縁体壁 １７ カバー基板 ２１ 金メッキ放熱層 ２２ 入力端子 ２３ 出力端子 ２４ 接地端子 ２５，２６ バイアス端子 ４１ 接地電極 ４２ ビアホール ４３ 接地用金属膜 ５１ メタライズ ５２ 低抵抗Ｓｉカバー基板 ６１ 半導体基板中のビアホール ６２ 入力電極 ６３ 出力電極 ６４，６５ バンブ ７１ 入力リード端子 ７２ 出力リード端子 ７３，７４ バイアスリード端子 ７５ パッケージ ７６ キャップ ７７ 金属ベース
Claims (9)
- 【請求項１】 半導体装置において、 半導体基板上の個別トランジスタ、マイクロ波モノリシ
ック集積回路等の半導体装置の能動領域を囲む絶縁体壁
が設けられ、該絶縁体壁上面にカバー基板が装着され
て、前記半導体装置がパッケージングあるいはモジュー
ル化されたことを特徴とする、半導体装置。 - 【請求項２】 カバー基板がＳｉ基板である請求項１記
載の半導体装置。 - 【請求項３】 カバー基板がセラミック基板である請求
項１記載の半導体装置。 - 【請求項４】 カバー基板が金属板である請求項１記載
の半導体装置。 - 【請求項５】 カバー基板を接地するために、メタライ
ズされたあるいは導電性のカバー基板と、絶縁体壁にお
けるメタライズとが使用された、請求項１ないし４記載
の半導体装置。 - 【請求項６】 入出力電極がビームリードである請求項
１ないし５記載の半導体装置。 - 【請求項７】 入出力電極にバンプが形成されている請
求項１ないし５記載の半導体装置。 - 【請求項８】 入出力電極が半導体基板の裏面に設けら
れている請求項１ないし７記載の半導体装置。 - 【請求項９】 半導体装置の製造方法において、 ａ）半導体ウェハー表面にトランジスタ、マイクロ波モ
ノリシック集積回路等半導体装置を形成する工程、 ｂ）該装置の能動領域を囲む壁を樹脂等の絶縁体で形成
する工程、 ｃ）該壁の上面にカバー基板を接着する工程、 ｄ）半導体基板の薄化，表面電極と裏面とを接続するビ
アホールの形成，裏面金属膜の形成等の工程、および ｅ）半導体基板およびカバー基板を所定位置毎にカット
し、カットされた各半導体装置を分離する工程を含むこ
とを特徴とする、パッケージングあるいはモジュール化
された半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9258597A JP2991168B2 (ja) | 1997-09-24 | 1997-09-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9258597A JP2991168B2 (ja) | 1997-09-24 | 1997-09-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197564A JPH1197564A (ja) | 1999-04-09 |
| JP2991168B2 true JP2991168B2 (ja) | 1999-12-20 |
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ID=17322488
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9258597A Expired - Fee Related JP2991168B2 (ja) | 1997-09-24 | 1997-09-24 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2991168B2 (ja) |
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| FR2879889B1 (fr) * | 2004-12-20 | 2007-01-26 | United Monolithic Semiconduct | Boitier miniature hyperfrequence et procede de fabrication du boitier |
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| JP7135576B2 (ja) * | 2018-08-17 | 2022-09-13 | セイコーエプソン株式会社 | 振動デバイス、振動デバイスの製造方法、電子機器および移動体 |
-
1997
- 1997-09-24 JP JP9258597A patent/JP2991168B2/ja not_active Expired - Fee Related
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