JP2006260742A - メモリ - Google Patents

Abstract

【課題】データの判別精度の低下を抑制することが可能なメモリを提供する。
【解決手段】このメモリは、ビット線ＢＬに接続され、データを保持するメモリセル１と、ビット線ＢＬにベースが接続されたバイポーラトランジスタ６とを備えている。そして、データの読み出し時に、ビット線ＢＬに現れるメモリセル１のデータに対応する電流をバイポーラトランジスタ６により増幅してデータを読み出す。
【選択図】図１

Description

本発明は、メモリに関し、特に、データを保持するメモリセルを含むメモリに関する。

従来、データを保持するメモリセルを含む強誘電体メモリが知られている（たとえば、特許文献１参照）。

上記特許文献１に開示されたメモリセルを含む強誘電体メモリでは、メモリセルに接続されるビット線と、電荷を蓄積するキャパシタとが、ビット線からキャパシタへの電荷の転送を制御する電荷転送用トランジスタを介して接続されている。そして、データの読み出し時には、メモリセルの保持するデータに対応した電荷がビット線および電荷転送用トランジスタを介してキャパシタに転送されることによりキャパシタの一方電極に生じる電位に基づいて、メモリセルのデータが「Ｈ」データまたは「Ｌ」データに判別される。

特開２００２−１３３８５７号公報

しかしながら、上記特許文献１に開示された強誘電体メモリでは、強誘電体メモリの小型化などに起因して、メモリセルに保持される電荷量が減少する場合には、データの読み出し時において、メモリセルに「Ｈ」データが保持されている場合にビット線に出力される電荷量と、メモリセルに「Ｌ」データが保持されている場合にビット線に出力される電荷量との差が小さくなるという不都合がある。この場合には、メモリセルから「Ｈ」データが読み出される場合に上記のキャパシタの一方電極に生じる電位と、「Ｌ」データが読み出される場合に上記のキャパシタの一方電極に生じる電位との電位差も小さくなるので、このキャパシタの一方電極に生じる電位に基づいてデータを判別する際、データの判別精度が低下するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、データの判別精度の低下を抑制することが可能なメモリを提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面におけるメモリは、ビット線に接続され、データを保持するメモリセルと、ビット線にベースが接続されたバイポーラトランジスタとを備えている。そして、データの読み出し時に、ビット線に現れるメモリセルのデータに対応する電流をバイポーラトランジスタにより増幅してデータを読み出す。

この一の局面によるメモリでは、上記のように、ビット線にベースが接続されたバイポーラトランジスタを設けるとともに、データの読み出し時にビット線に現れるメモリセルのデータに対応する電流をバイポーラトランジスタにより増幅することによって、強誘電体膜を有するメモリセルを含む強誘電体メモリに本発明を適用する場合には、データの読み出し時に生じる「Ｈ」データに対応するバイポーラトランジスタのコレクタ電流と、「Ｌ」データに対応するバイポーラトランジスタのコレクタ電流との差を、ビット線に現れる「Ｈ」データに対応する電流と、ビット線に現れる「Ｌ」データに対応する電流との差よりも大きくすることができる。これにより、データの読み出し時に、バイポーラトランジスタのコレクタ電流の差に対応するコレクタ電位に基づいて、「Ｈ」データまたは「Ｌ」データの判別を行えば、メモリセルに保持される電荷量が減少する場合にも、データの判別精度の低下を抑制することができる。また、バイポーラトランジスタのベースにビット線を接続することによって、強誘電体膜を有するメモリセルを含む強誘電体メモリに本発明を適用する場合には、データの読み出し時にメモリセルからビット線に出力される電荷は、ビット線からバイポーラトランジスタに引き込まれるので、ビット線の電位が大きく変動するのを抑制することができる。これにより、強誘電体キャパシタによってメモリセルが構成される場合に、同一のビット線に繋がる、データを読み出したメモリセル以外の他のメモリセル（非選択セル）において、ディスターブ（分極状態の劣化によるデータの消失）が発生するのを抑制することができる。

また、ビット線にベースが接続されたバイポーラトランジスタを設けるとともに、データの読み出し時にビット線に現れるメモリセルのデータに対応する電流をバイポーラトランジスタにより増幅することによって、相変化膜を有するメモリセルを含む相変化メモリ（ＰＲＡＭ：Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）およびＣＭＲ膜を有するメモリセルを含む抵抗変化メモリ（ＲＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）に本発明を適用する場合には、データの読み出し時に生じる「Ｈ」データに対応するバイポーラトランジスタのコレクタ電流と、「Ｌ」データに対応するバイポーラトランジスタのコレクタ電流との差を、ビット線に現れる「Ｈ」データに対応する電流と、ビット線に現れる「Ｌ」データに対応する電流との差よりも大きくすることができる。これにより、データの読み出し時に、バイポーラトランジスタのコレクタ電流の差に対応するコレクタ電位に基づいて、「Ｈ」データまたは「Ｌ」データの判別を行えば、メモリセルに記憶されたデータが異なることにより生じる電流量の差が小さくなる場合にも、データの判別精度の低下を抑制することができる。

上記一の局面によるメモリにおいて、好ましくは、バイポーラトランジスタのコレクタに一方端が接続された抵抗をさらに備え、抵抗の他方端には、正側電位が印加されるとともに、バイポーラトランジスタのエミッタには、負側電位が印加される。このように構成すれば、バイポーラトランジスタと抵抗とにより、容易に、「Ｈ」データに対応するバイポーラトランジスタのコレクタ電位と「Ｌ」データに対応するバイポーラトランジスタのコレクタ電位との電位差を、「Ｈ」データに対応するビット線の電位と「Ｌ」データに対応するビット線の電位との電位差よりも大きくすることができる。

上記一の局面によるメモリにおいて、好ましくは、バイポーラトランジスタのコレクタにソース／ドレインの一方が接続された電界効果型トランジスタをさらに備え、メモリセルに保持されるデータは、第１データおよび第２データを含み、第１データを読み出す場合と、第２データを読み出す場合とで、バイポーラトランジスタのコレクタに異なった電位が生じることに応答して、電界効果型トランジスタのゲートとソース／ドレインの一方との間の電位差が変化することによって、第１データを読み出す場合と、第２データを読み出す場合とで、それぞれ、異なった量の電流が電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れ、データの読み出し時には、電界効果型トランジスタのソース／ドレインの他方の電位に基づいてデータを読み出す。このように構成すれば、たとえば、第１データおよび第２データがそれぞれ「Ｈ」データおよび「Ｌ」データであり、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、より多くの電流が電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れるように構成する場合には、データの読み出しに先立って、電界効果型トランジスタのソース／ドレインの他方に所定の正側電位を印加しておけば、「Ｈ」データの読み出し時に、「Ｌ」データの読み出し時に比べて、電界効果型トランジスタのソース／ドレインの他方の電位を所定の正側電位からより大きく低下させることができる。これにより、電界効果型トランジスタのソース／ドレインの他方に生じる「Ｈ」データの読み出し時の電位と「Ｌ」データの読み出し時の電位との電位差を、バイポーラトランジスタのコレクタに生じる「Ｈ」データの読み出し時の電位と「Ｌ」データの読み出し時の電位との電位差よりも大きくすることができる。すなわち、ビット線に現れるメモリセルのデータに対応する電荷をバイポーラトランジスタのみならず、電界効果型トランジスタによっても増幅することができる。このため、データの読み出し時に、電界効果型トランジスタのソース／ドレインの他方の電位に基づいてデータを判別することにより、データの判別精度の低下をより抑制することができる。

上記電界効果型トランジスタを含む構成において、好ましくは、データの読み出しに先立って、電界効果型トランジスタのゲートには、所定の第１電位が印加されるとともに、電界効果型トランジスタのソース／ドレインの一方には、バイポーラトランジスタのコレクタに生じた第２電位が印加されており、第１データを読み出す場合と、第２データを読み出す場合とで、それぞれ、異なった量の電流が電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れるように、電界効果型トランジスタのゲートの第１電位に対してソース／ドレインの一方の第２電位が変化する。このように構成すれば、たとえば、第１データおよび第２データがそれぞれ「Ｈ」データおよび「Ｌ」データであり、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、バイポーラトランジスタのコレクタに生じる第２電位がより低くなるように構成する場合には、容易に、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、より多くの電流が電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れるようにすることができる。

この場合において、電界効果型トランジスタのゲートの第１電位は、第１データを読み出す場合にバイポーラトランジスタのコレクタに生じる第２電位と、第２データを読み出す場合にバイポーラトランジスタのコレクタに生じる第２電位とを比較して高い方の第２電位に、電界効果型トランジスタのしきい値電圧を加えた電位である。このように構成すれば、たとえば、第１データおよび第２データがそれぞれ「Ｈ」データおよび「Ｌ」データである場合には、「Ｈ」データの読み出し時および「Ｌ」データの読み出し時のどちらの場合にも、電界効果型トランジスタのゲートとソース／ドレインの一方との間の電圧を電界効果型トランジスタのしきい値電圧以下にすることができる。これにより、「Ｈ」データの読み出し時および「Ｌ」データの読み出し時のどちらの場合にも、電界効果型トランジスタをオンさせることができるので、容易に、「Ｈ」データまたは「Ｌ」データに対応する電流を電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流すことができる。また、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、バイポーラトランジスタのコレクタに生じる第２電位がより低くなるように構成する場合には、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、電界効果型トランジスタのゲートとソース／ドレインの一方との間の電圧がより大きくなる。これにより、容易に、「Ｈ」データの読み出し時に、「Ｌ」データの読み出し時に比べて、より多くの電流が電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れるようにすることができる。

上記電界効果型トランジスタを含む構成において、好ましくは、電界効果型トランジスタのソース／ドレインの他方に接続されたキャパシタをさらに備える。このように構成すれば、キャパシタにより、データの読み出し時に電界効果型トランジスタのソース／ドレインの他方に生じる電位を保持することができるので、電界効果型トランジスタのソース／ドレインの他方の電位に基づいて、より確実にデータを読み出すことができる。また、電界効果型トランジスタのソース／ドレインの他方にキャパシタを接続することによって、データの読み出しに先立って、電界効果型トランジスタのソース／ドレインの他方に所定の正側電位を印加する場合に、その所定の正側電位をキャパシタにより保持することができる。

上記電界効果型トランジスタを含む構成において、好ましくは、データの読み出しに先立って、電界効果型トランジスタのソース／ドレインの他方には、正側電位が印加される。このように構成すれば、たとえば、第１データおよび第２データがそれぞれ「Ｈ」データおよび「Ｌ」データであり、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、より多くの電流が電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れるように構成する場合には、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、電界効果型トランジスタのソース／ドレインの他方の電位を正側電位からより大きく低下させることができる。これにより、容易に、電界効果型トランジスタのソース／ドレインの他方に生じる「Ｈ」データの読み出し時の電位と「Ｌ」データの読み出し時の電位との電位差を、バイポーラトランジスタのコレクタに生じる「Ｈ」データの読み出し時の電位と「Ｌ」データの読み出し時の電位との電位差よりも大きくすることができる。

上記一の局面によるメモリにおいて、好ましくは、メモリセルは、強誘電体キャパシタ、相変化膜を有する記憶素子およびＣＭＲ膜を有する記憶素子のいずれか１つを含む。このように構成すれば、強誘電体キャパシタ、相変化膜を有する記憶素子およびＣＭＲ膜を有する記憶素子のいずれか１つを含むメモリにおいて、データの判別精度の低下を抑制することができる。

なお、上記バイポーラトランジスタのコレクタに生じる第２電位が電界効果型トランジスタのソース／ドレインの一方に印加される場合において、第１データの読み出し時においてバイポーラトランジスタのコレクタに生じる第２電位は、第２データの読み出し時においてバイポーラトランジスタのコレクタに生じる第２電位よりも低くてもよい。このように構成すれば、容易に、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、より多くの電流が電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れるようにすることができる。

また、上記キャパシタを含む構成において、キャパシタによって、データの読み出し時に、電界効果型トランジスタのソース／ドレインの他方に生じる電位が保持されるようにしてもよい。このように構成すれば、容易に、キャパシタにより保持された電界効果型トランジスタのソース／ドレインの他方の電位に基づいて、より確実にデータを読み出すことができる。

また、上記データの読み出しに先立って電界効果型トランジスタのソース／ドレインの他方に正側電位が印加される構成において、第１データの読み出し時における電界効果型トランジスタのソース／ドレインの他方の電位の低下率は、第２データの読み出し時における電界効果型トランジスタのソース／ドレインの他方の電位の低下率よりも大きくてもよい。このように構成すれば、より容易に、電界効果型トランジスタのソース／ドレインの他方に生じる「Ｈ」データの読み出し時の電位と「Ｌ」データの読み出し時の電位との電位差を、バイポーラトランジスタのコレクタに生じる「Ｈ」データの読み出し時の電位と「Ｌ」データの読み出し時の電位との電位差よりも大きくすることができる。

また、上記データの読み出しに先立って電界効果型トランジスタのソース／ドレインの他方に正側電位が印加される構成において、電界効果型トランジスタのソース／ドレインの他方に接続された第２電界効果型トランジスタをさらに備え、第２電界効果型トランジスタを介して、電界効果型トランジスタのソース／ドレインの他方に正側電位が印加されるようにしてもよい。このように構成すれば、第２電界効果型トランジスタの動作を制御することにより、データの読み出しに先立って、電界効果型トランジスタのソース／ドレインの他方に正側電位を印加することができる。

また、上記第２電界効果型トランジスタを含む構成において、第２電界効果型トランジスタは、データの読み出しに先立って、オフ状態からオン状態になるように制御されてもよい。このように構成すれば、容易に、データの読み出しに先立って、電界効果型トランジスタのソース／ドレインの他方に正側電位を印加することができる。

また、上記電界効果型トランジスタを含む構成において、第１データの読み出し時に電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れる電流の量は、第２データの読み出し時に電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れる電流の量よりも多くてもよい。このように構成すれば、データの読み出しに先立って、電界効果型トランジスタのソース／ドレインの他方に所定の正側電位を印加しておけば、容易に、「Ｈ」データの読み出し時に、「Ｌ」データの読み出し時に比べて、電界効果型トランジスタのソース／ドレインの他方の電位を所定の正側電位からより大きく低下させることができる。

また、上記電界効果型トランジスタを含む構成において、電界効果型トランジスタは、第２データの読み出し時には、第１データの読み出し時におけるオン状態よりも弱いオン状態となってもよい。このように構成すれば、容易に、第１データの読み出し時に電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れる電流の量を、第２データの読み出し時に電界効果型トランジスタを介してバイポーラトランジスタのコレクタ側へ流れる電流の量よりも多くすることができる。

また、上記電界効果型トランジスタを含む構成において、電界効果型トランジスタのソース／ドレインの他方に接続されたセンスアンプをさらに備え、センスアンプにより、電界効果型トランジスタのソース／ドレインの他方の電位を増幅してデータの判別が行われるようにしてもよい。このように構成すれば、容易に、センスアンプにより、電界効果型トランジスタのソース／ドレインの他方の電位に基づいてデータを読み出すことができる。

また、上記一の局面によるメモリにおいて、バイポーラトランジスタのベースに接続された第３電界効果型トランジスタをさらに備え、第３電界効果型トランジスタを介して、バイポーラトランジスタのベースにビット線が接続されていてもよい。このように構成すれば、第３電界効果型トランジスタの動作を制御することにより、データの読み出し時に、ビット線に現れる電流をバイポーラトランジスタのベース側に供給することができる。

また、上記第３電界効果型トランジスタを含む構成において、第３電界効果型トランジスタは、データの読み出し時に、オフ状態からオン状態になるように制御されてもよい。このように構成すれば、容易に、データの読み出し時に、ビット線に現れる電流をバイポーラトランジスタのベース側に供給することができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリの回路構成を示した回路図である。まず、図１を参照して、第１実施形態による強誘電体メモリの回路構成について説明する。

第１実施形態による強誘電体メモリは、図１に示すように、複数のメモリセル１からなるメモリセルアレイ２と、増幅部３と、センスアンプ４とを含んでいる。メモリセル１は、ワード線ＷＬとビット線ＢＬとが交差する位置に配置された１つの強誘電体キャパシタ１ａのみによって構成されている。この強誘電体キャパシタ１ａは、ワード線ＷＬとビット線ＢＬとの間に強誘電体膜（図示せず）を配置することにより構成されている。この強誘電体キャパシタ１ａに「Ｈ」データまたは「Ｌ」データに対応した量の電荷が保持されることによって、メモリセル１に「Ｈ」データまたは「Ｌ」データが保持されるように構成されている。また、ビット線ＢＬは、寄生容量５を有している。

増幅部３は、データの読み出し時にビット線ＢＬに現れるメモリセル１のデータに対応する電荷を増幅する機能を有する。この増幅部３は、ｎｐｎ型のバイポーラトランジスタ６と、抵抗７と、ＭＯＳ−ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）からなるｎチャネルトランジスタ８、９およびｐチャネルトランジスタ１０と、キャパシタ１１とによって構成されている。なお、ｎチャネルトランジスタ９は、本発明の「電界効果型トランジスタ」の一例である。

ここで、第１実施形態では、ビット線ＢＬがｎチャネルトランジスタ８のソースに接続されているとともに、ｎチャネルトランジスタ８のドレインは、バイポーラトランジスタ６のベースに接続されている。すなわち、第１実施形態では、ビット線ＢＬは、ｎチャネルトランジスタ８を介してバイポーラトランジスタ６のベースに接続されている。これにより、データの読み出し時にビット線ＢＬに現れる電流が、バイポーラトランジスタ６によって増幅されるように構成されている。具体的には、データの読み出し時にビット線ＢＬに現れる電流は、ベース電流Ｉｂとしてｎチャネルトランジスタ８およびバイポーラトランジスタ６のベースを介してバイポーラトランジスタ６のエミッタ側に流れるように構成されている。そして、このベース電流Ｉｂが流れるのに応答して、ベース電流Ｉｂがバイポーラトランジスタ６により増幅されたコレクタ電流Ｉｃが、バイポーラトランジスタ６のコレクタ側からエミッタ側へ流れるように構成されている。

また、第１実施形態では、バイポーラトランジスタ６のコレクタに抵抗７の一方端が接続されている。また、抵抗７の他方端には、正電位Ｖｄｄが印加されるとともに、バイポーラトランジスタ６のエミッタには、所定の負電位Ｖｅが印加されている。また、第１実施形態では、バイポーラトランジスタ６のコレクタには、ｎチャネルトランジスタ９のソースが接続されている。また、ｎチャネルトランジスタ９のドレインには、センスアンプ４が接続されている。また、ｎチャネルトランジスタ９のドレインと、センスアンプ４との間のノードＮＤ１には、ｐチャネルトランジスタ１０のドレインが接続されている。また、ｐチャネルトランジスタ１０のソースには、正電位Ｖｄｄが印加されている。また、第１実施形態では、ノードＮＤ１にキャパシタ１１の一方電極が接続されている。また、キャパシタ１１の他方電極は、接地されている。

図２は、本発明の第１実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。図３は、本発明の第１実施形態による強誘電体メモリのデータの読み出し時におけるバイポーラトランジスタのベース電流およびコレクタ電流の変化を示した波形図である。図４は、本発明の第１実施形態による強誘電体メモリにおける負荷線とバイポーラトランジスタ特性との関係を示した図である。図５は、本発明の第１実施形態による強誘電体メモリのバイポーラトランジスタのベース電流Ｉｂ、コレクタ電流Ｉｃおよびコレクタ電位Ｖｃの関係を示した図である。次に、図１〜図５を参照して、第１実施形態による強誘電体メモリのデータの読み出し動作について説明する。

第１実施形態による強誘電体メモリでは、図２に示すように、データの読み出し動作の初期状態において、全てのワード線ＷＬおよびビット線ＢＬの電位は、Ｌレベル（ＧＮＤ）になっている。また、この初期状態において、ｎチャネルトランジスタ８および９のゲートにそれぞれ入力される電位Ｖ１およびＶ２は、両方ともＬレベルになっている。これにより、ｎチャネルトランジスタ８および９は、両方ともオフ状態になっている。また、ｐチャネルトランジスタ１０のゲートに入力される電位Ｖ３は、Ｈレベルになっている。これにより、ｐチャネルトランジスタ１０は、オフ状態になっている。そして、ｎチャネルトランジスタ９およびｐチャネルトランジスタ１０がオフしていることにより、ノードＮＤ１は、フローティング状態になっている。また、初期状態では、図３に示すように、バイポーラトランジスタ６のベース電流Ｉｂは流れていないので、コレクタ電流Ｉｃも流れていない。これにより、初期状態では、図２に示すように、バイポーラトランジスタ６のコレクタ電位Ｖｃは、Ｖｄｄになっている。

次に、時刻Ｔ１において、ｐチャネルトランジスタ１０のゲートに入力される電位Ｖ３をＨレベルからＬレベルに低下させる。これにより、ｐチャネルトランジスタ１０がオンするので、ｐチャネルトランジスタ１０を介して正電位ＶｄｄがノードＮＤ１に供給される。このため、ノードＮＤ１が正電位Ｖｄｄにプリチャージされる。次に、時刻Ｔ２において、ｐチャネルトランジスタ１０のゲートに入力される電位Ｖ３をＬレベルからＨレベルに上昇させる。これにより、ｐチャネルトランジスタ１０はオフするので、ノードＮＤ１は、正電位Ｖｄｄを保持しながらフローティング状態になる。

また、時刻Ｔ２において、ｎチャネルトランジスタ８のゲートに入力される電位Ｖ１をＬレベルからＨレベルに上昇させる。これにより、ｎチャネルトランジスタ８はオン状態になる。また、時刻Ｔ２において、ｎチャネルトランジスタ９のゲートに入力される電位Ｖ２をＬレベルからＶ_ＣＬ＋Ｖｔに上昇させる。なお、Ｖ_ＣＬは、メモリセル１から読み出されるデータが「Ｌ」データの場合に、後述する時刻Ｔ３〜Ｔ７の期間においてバイポーラトランジスタ６のコレクタに生じる電位Ｖｃの最小値である。また、Ｖｔは、ｎチャネルトランジスタ９のしきい値電圧である。なお、ｎチャネルトランジスタ９のゲートの電位Ｖ２がＶ_ＣＬ＋Ｖｔに上昇しても、時刻Ｔ２では、ｎチャネルトランジスタ９のソース電位となるコレクタ電位ＶｃがＶｄｄであるため、ｎチャネルトランジスタ９のゲート−ソース間電圧Ｖ_ＧＳ（＝Ｖ２−Ｖｃ）は、ｎチャネルトランジスタ９のしきい値電圧Ｖｔよりも小さい値に保持される。これにより、ｎチャネルトランジスタ９はオフ状態に保持される。

次に、時刻Ｔ３において、メモリセルアレイ２の複数のワード線ＷＬから選択した所定のワード線（選択ワード線ＷＬ）の電位をＬレベルからＨレベルに立ち上げる。これにより、選択ワード線ＷＬに繋がるメモリセル１（選択セル）の強誘電体キャパシタ１ａから、そのメモリセル１に保持されたデータに対応する正電荷がビット線ＢＬに出力される。この際、メモリセル１から読み出されるデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より多くの正電荷がビット線ＢＬに出力される。

そして、メモリセル１からビット線ＢＬに正電荷が出力されることにより、図２に示すように、ビット線ＢＬの電位が上昇する。この際、メモリセル１から読み出されるデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、ビット線ＢＬの電位がより上昇される。そして、図３に示すように、ビット線ＢＬからｎチャネルトランジスタ８およびバイポーラトランジスタ６のベースを介して、バイポーラトランジスタ６のエミッタ側へベース電流Ｉｂが流れる。この際、メモリセル１から読み出されるデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より大きなベース電流Ｉｂが流れる。

なお、第１実施形態では、この際、上記の強誘電体キャパシタ１ａからビット線ＢＬに出力された正電荷は、全てバイポーラトランジスタ６のベースからエミッタ側に流れるので、ビット線ＢＬの電位は、一旦わずかに上昇した後、元のＬレベル（ＧＮＤ）に低下する。これにより、第１実施形態では、データの読み出し時にビット線ＢＬの電位がＬレベル（ＧＮＤ）から大きく変動するのが抑制される。

また、第１実施形態では、図３に示すように、時刻Ｔ３において、バイポーラトランジスタ６のベース電流Ｉｂが流れ始めると、バイポーラトランジスタ６の機能により増幅されたコレクタ電流Ｉｃが過渡的に流れる。この際、メモリセル１から読み出されたデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より大きなコレクタ電流Ｉｃが流れる。そして、コレクタ電流Ｉｃが流れるのに伴って、図２に示すように、バイポーラトランジスタ６のコレクタ電位ＶｃがＶｄｄから低下される。このコレクタ電位Ｖｃは、メモリセル１から読み出されたデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より大きく低下される。

そして、コレクタ電位ＶｃがＶｄｄから低下する際に、ｎチャネルトランジスタ９のゲート−ソース間電圧Ｖ_ＧＳ（＝Ｖ２−Ｖｃ）がｎチャネルトランジスタ９のしきい値電圧Ｖｔに達した時点（時刻Ｔ４１：「Ｈ」データ読み出しの場合、時刻４２：「Ｌ」データ読み出しの場合）で、ｎチャネルトランジスタ９がオン状態になる。これにより、時刻Ｔ４１または時刻Ｔ４２以降において、キャパシタ１１からｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ電流Ｉ２（図１参照）が流れる。これに伴って、図２に示すように、ノードＮＤ１の電位Ｖｃｏは、Ｖｄｄから徐々に低下する。

この際、第１実施形態では、「Ｈ」データ読み出しの場合には、「Ｌ」データ読み出しの場合に比べて、コレクタ電位Ｖｃがより小さくなることによりｎチャネルトランジスタ９のゲート−ソース間電圧Ｖ_ＧＳがより大きくなる。これにより、「Ｈ」データ読み出しの場合には、「Ｌ」データ読み出しの場合に比べて、ｎチャネルトランジスタ９を介して流れる電流Ｉ２がより大きくなる。すなわち、「Ｌ」データ読み出しの場合には、ｎチャネルトランジスタ９は、オフ状態に近い弱いオン状態になり、電流が少ししか流れないのに対して、「Ｈ」データ読み出しの場合には、ｎチャネルトランジスタ９は、より強いオン状態になり、電流が相対的に多く流れる。これにより、「Ｈ」データ読み出しの場合には、「Ｌ」データ読み出しの場合に比べて、ノードＮＤ１の電位ＶｃｏがＶｄｄからより大きく低下される。このため、第１実施形態では、「Ｈ」データ読み出しの場合にノードＮＤ１に生じる電位と、「Ｌ」データ読み出しの場合にノードＮＤ１に生じる電位との電位差は、「Ｈ」データ読み出しの場合のバイポーラトランジスタ６のコレクタ電位Ｖｃと、「Ｌ」データ読み出しの場合のバイポーラトランジスタ６のコレクタ電位Ｖｃとの電位差よりも大きくなる。

次に、時刻Ｔ５において、図３に示すように、メモリセル１の強誘電体キャパシタ１ａからビット線ＢＬに出力された正電荷が全てバイポーラトランジスタ６のエミッタ側へ流れる（ベース電流Ｉｂ＝０）とともに、図２に示すように、ビット線ＢＬの電位がＬレベル（ＧＮＤ）まで低下する。そして、この後、図３に示すように、コレクタ電流Ｉｃの電流量が減少する。これに伴って、図２に示すように、バイポーラトランジスタ６のコレクタ電位Ｖｃが上昇される。そして、コレクタ電位Ｖｃが上昇する際に、ｎチャネルトランジスタ９のゲート−ソース間電圧Ｖ_ＧＳ（＝Ｖ２−Ｖｃ）がｎチャネルトランジスタ９のしきい値電圧Ｖｔに達した時点（時刻Ｔ６１：「Ｌ」データ読み出しの場合、時刻６２：「Ｈ」データ読み出しの場合）以降は、ｎチャネルトランジスタ９がオフ状態になる。これにより、キャパシタ１１からｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ流れる電流Ｉ２は、時刻Ｔ６１または時刻Ｔ６２以降において流れなくなる。このため、ノードＮＤ１の電位Ｖｃｏの低下が停止される。

そして、第１実施形態では、ノードＮＤ１の電位Ｖｃｏの低下が停止された時点（時刻Ｔ６１：「Ｌ」データ読み出しの場合、時刻６２：「Ｈ」データ読み出しの場合）の電位がキャパシタ１１により保持される。この後、時刻Ｔ７まで、バイポーラトランジスタ６に流れるコレクタ電流Ｉｃの電流量が減少されるとともに、コレクタ電位ＶｃがＶｄｄまで上昇される。

なお、上記の時刻Ｔ３〜Ｔ７の期間において、バイポーラトランジスタ６のコレクタの電位Ｖｃは、図４に示すバイポーラトランジスタ特性と負荷線との関係を用いて、そのときに流れるベース電流Ｉｂの値から決定される。すなわち、バイポーラトランジスタ６の特性を示す曲線は、バイポーラトランジスタ６に流れるベース電流Ｉｂが増加するのに対応して、図４中の矢印Ａのようにコレクタ電流Ｉｃが増加する方向に変化する。そして、所定のベース電流Ｉｂに対応したバイポーラトランジスタ６の特性を示す曲線と、負荷線との交点（たとえば、ｘ）から、その所定のベース電流Ｉｂが流れる時のコレクタ電流Ｉｃおよびコレクタ−エミッタ間電圧Ｖｃｅ（Ｖｃ−Ｖｅ）の値が決定される。そして、コレクタ−エミッタ間電圧Ｖｃｅが決定されることにより、コレクタ電位Ｖｃが決定される。

なお、第１実施形態では、バイポーラトランジスタ６のベース電流Ｉｂの変化は、図５に示すようにパルス波形を示す。これにより、このベース電流Ｉｂのパルス波形に対応する負荷線上の所定の点から、その点に対応するコレクタ電流Ｉｃと、コレクタ−エミッタ間電圧Ｖｃｅとが決定される。そして、そのコレクタ−エミッタ間電圧Ｖｃｅからコレクタ電位Ｖｃが決定される。具体的には、ベース電流Ｉｂが０のときは、図５の負荷線上の点αに対応する。このとき、コレクタ電流Ｉｃは０である。また、このとき、コレクタ−エミッタ間電圧Ｖｃｅは、Ｖｄｄ−Ｖｅになるので、コレクタ電位Ｖｃは、Ｖｄｄになる。そして、ベース電流Ｉｂが増加するにつれて、そのベース電流Ｉｂに対応する負荷線上の点は図５中の矢印Ｂ方向に移動する。これに伴って、コレクタ電流Ｉｃが増加する。また、この際、コレクタ−エミッタ間電圧Ｖｃｅは減少するので、コレクタ電位Ｖｃは、Ｖｄｄから低下する。そして、ベース電流Ｉｂが最大になったときは、図５の負荷線上の点βに対応する。このとき、バイポーラトランジスタ６に流れるコレクタ電流Ｉｃは、最大（Ｉｃｍａｘ）になる。また、このとき、コレクタ−エミッタ間電圧Ｖｃｅが最小になるので、コレクタ電位Ｖｃは最も低い電位Ｖ_ＣＬになる。この後、ベース電流Ｉｂが０まで減少するのに伴って、コレクタ電流Ｉｃも０まで減少する。この際、コレクタ−エミッタ間電圧Ｖｃｅは、Ｖｄｄ−Ｖｅまで増加するので、コレクタ電位Ｖｃは、Ｖ_ＣＬからＶｄｄへ上昇する。

次に、時刻Ｔ７以降において、センスアンプ４により、ノードＮＤ１の電位Ｖｃｏと、所定の参照電位とが比較される。なお、参照電位は、「Ｈ」データ読み出しの場合にノードＮＤ１に生じる電位Ｖｃｏと、「Ｌ」データ読み出しの場合にノードＮＤ１に生じる電位Ｖｃｏとの間の電位に設定されている。そして、センスアンプ４により、ノードＮＤ１の電位Ｖｃｏと参照電位との電位差が増幅されるとともに、メモリセル１から読み出されたデータが「Ｈ」データまたは「Ｌ」データに判別される。また、時刻Ｔ７以降において、ワード線ＷＬの電位をＨレベルからＬレベルに立ち下げる。なお、上記の時刻Ｔ５の時点でメモリセル１の強誘電体キャパシタ１ａに保持された正電荷は全てビット線ＢＬに出力されているので、時刻Ｔ５以降であればワード線ＷＬを立ち下げるタイミングはいつでもよい。上記のようにして、第１実施形態による強誘電体メモリのデータの読み出し動作が行われる。

第１実施形態では、上記のように、ビット線ＢＬにベースが接続されたバイポーラトランジスタ６を設けるとともに、データの読み出し時にビット線ＢＬに現れるメモリセル１のデータに対応する電流をバイポーラトランジスタ６により増幅することによって、データ読み出し時に生じる「Ｈ」データに対応するバイポーラトランジスタ６のコレクタ電流Ｉｃと、「Ｌ」データに対応するバイポーラトランジスタ６のコレクタ電流Ｉｃとの差を、ビット線ＢＬに現れる「Ｈ」データに対応する電流（ベース電流Ｉｂ）と、ビット線ＢＬに現れる「Ｌ」データに対応する電流（ベース電流Ｉｂ）との差よりも大きくすることができる。そして、第１実施形態では、バイポーラトランジスタ６のコレクタに抵抗７の一方端が接続されるとともに、その抵抗７の他方端とバイポーラトランジスタ６のエミッタとにそれぞれ正電位Ｖｄｄと負電位Ｖｅとが印加されているので、「Ｈ」データ読み出し時のコレクタ電位Ｖｃと「Ｌ」データ読み出し時のコレクタ電位Ｖｃとの電位差を、「Ｈ」データに対応するビット線ＢＬの電位と「Ｌ」データに対応するビット線ＢＬの電位との電位差よりも大きくすることができる。

さらに、第１実施形態では、バイポーラトランジスタ６のコレクタにｎチャネルトランジスタ９のソースを接続するとともに、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、バイポーラトランジスタ６のコレクタ電位Ｖｃがより大きく低下することに応答して、ｎチャネルトランジスタ９のゲート−ソース間電圧Ｖ_ＧＳがより大きくなることにより、ｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ、より大きな電流Ｉ２が流れるように構成することによって、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、ｎチャネルトランジスタ９のドレインに繋がるノードＮＤ１の電位Ｖｃｏを正電位Ｖｄｄからより大きく低下させることができる。これにより、ノードＮＤ１に生じる「Ｈ」データ読み出し時の電位Ｖｃｏと「Ｌ」データ読み出し時の電位Ｖｃｏとの電位差を、「Ｈ」データ読み出し時のバイポーラトランジスタ６のコレクタ電位Ｖｃと、「Ｌ」データ読み出し時のバイポーラトランジスタ６のコレクタ電位Ｖｃとの電位差よりも大きくすることができる。すなわち、ビット線ＢＬに現れるメモリセル１のデータに対応する電荷をバイポーラトランジスタ６のみならず、ｎチャネルトランジスタ９によっても増幅することができる。このため、ノードＮＤ１の電位Ｖｃｏに基づいてセンスアンプ４によりデータを判別することによって、メモリセル１の強誘電体キャパシタ１ａに保持される電荷量が減少する場合にも、データの判別精度の低下を抑制することができる。

また、第１実施形態では、バイポーラトランジスタ６のベースにビット線ＢＬを接続することによって、データの読み出し時にメモリセル１からビット線ＢＬに出力される正電荷は、ビット線ＢＬからバイポーラトランジスタ６のエミッタ側に流れるので、ビット線ＢＬの電位が大きく変動するのを抑制することができる。これにより、同一のビット線ＢＬに繋がる、データを読み出したメモリセル１以外の他のメモリセル１（非選択セル）の強誘電体キャパシタ１ａにおいて、ディスターブ（分極状態の劣化によるデータの消失）が発生するのを抑制することができる。

また、第１実施形態では、ｎチャネルトランジスタ９のドレイン（ノードＮＤ１）にキャパシタ１１を接続することによって、キャパシタ１１により、データの読み出し時の時刻Ｔ６１またはＴ６２以降において、ノードＮＤ１の電位Ｖｃｏを保持することができる。これにより、その後、センスアンプ４によりノードＮＤ１の電位Ｖｃｏに基づいて、メモリセル１から読み出されたデータが「Ｈ」データまたは「Ｌ」データのどちらであるかを確実に判別することができる。また、ｎチャネルトランジスタ９のドレイン（ノードＮＤ１）にキャパシタ１１を接続することによって、データの読み出しに先立って、時刻Ｔ１〜Ｔ２の期間においてノードＮＤ１に正電位Ｖｄｄを印加する場合に、キャパシタ１１によりノードＮＤ１に印加された正電位Ｖｄｄを保持することができる。

また、第１実施形態では、上記のように、ノードＮＤ１にｐチャネルトランジスタ１０を接続するとともに、そのｐチャネルトランジスタ１０を介してノードＮＤ１に正電位Ｖｄｄが印加されるように構成することによって、容易に、ｐチャネルトランジスタ１０の動作を制御することにより、データの読み出しに先立って、ノードＮＤ１に正電位Ｖｄｄを印加することができる。

また、第１実施形態では、上記のように、「Ｌ」データの読み出し時に、ｎチャネルトランジスタ９が、「Ｈ」データの読み出し時におけるオン状態よりも弱いオン状態となるように制御することによって、容易に、「Ｈ」データの読み出し時にｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ流れる電流の量を、「Ｌ」データの読み出し時にｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ流れる電流の量よりも多くすることができる。

また、第１実施形態では、上記のように、ノードＮＤ１にセンスアンプ４を接続することによって、容易に、センスアンプ４により、ノードＮＤ１の電位に基づいてデータを読み出すことができる。

また、第１実施形態では、上記のように、ｎチャネルトランジスタ８を介して、バイポーラトランジスタ６のベースにビット線ＢＬを接続することによって、容易に、ｎチャネルトランジスタ８の動作を制御することにより、データの読み出し時に、ビット線ＢＬに現れる電流をバイポーラトランジスタ６のベース側に供給することができる。

なお、上記第１実施形態による強誘電体メモリの構成において、正電位Ｖｄｄ＝３．０Ｖ、抵抗７の抵抗値Ｒ＝０．５ＭΩ、キャパシタ１１の容量＝５０ｆＦ、バイポーラトランジスタ６のエミッタに印加する負電位Ｖｅ＝−０．７５Ｖ、ｎチャネルトランジスタ９のしきい値電圧Ｖｔ＝０．６９８Ｖの条件下でシミュレーションを行った。次に、このシミュレーションの結果について説明する。

このシミュレーションの結果では、バイポーラトランジスタ６のベース電流Ｉｂを７．７９μＡの定常状態に設定する場合には、バイポーラトランジスタ６のコレクタ電流Ｉｃは０．６８１ｍＡ（＝６８１μＡ）になることがわかった。これにより、バイポーラトランジスタ６による電流の増幅率は、Ｉｃ／Ｉｂ＝６８１μＡ／７．７９μＡ＝８７．４倍になることがわかった。

また、上記の条件下で、バイポーラトランジスタ６のベース電流Ｉｂがパルス変化する場合のシミュレーションを行った。このシミュレーションの結果から、「Ｈ」データ読み出しの場合のベース電位（ビット線ＢＬの電位）と、「Ｌ」データ読み出しの場合のベース電位との電位差が７ｍＶ〜８ｍＶ程度になる場合には、「Ｈ」データ読み出しの場合のコレクタ電位Ｖｃと、「Ｌ」データ読み出しの場合のコレクタ電位Ｖｃとの電位差は、７０ｍＶ程度になることがわかった。すなわち、この場合、「Ｈ」データ読み出しの場合のビット線ＢＬの電位と、「Ｌ」データ読み出しの場合のビット線ＢＬの電位との電位差に対する、「Ｈ」データ読み出しの場合のコレクタ電位Ｖｃと、「Ｌ」データ読み出しの場合のコレクタ電位Ｖｃとの電位差の増幅率は、９倍〜１０倍程度になることがわかった。

また、このベース電流Ｉｂがパルス変化する場合のシミュレーションでは、「Ｈ」データ読み出しの場合のノードＮＤ１に生じる電位Ｖｃｏと、「Ｌ」データ読み出しの場合のノードＮＤ１に生じる電位Ｖｃｏとの電位差は、７００ｍＶ〜８００ｍＶ程度になることがわかった。すなわち、この場合、「Ｈ」データ読み出しの場合のビット線ＢＬの電位と、「Ｌ」データ読み出しの場合のビット線ＢＬの電位との電位差に対する、「Ｈ」データ読み出しの場合のノードＮＤ１に生じる電位Ｖｃｏと、「Ｌ」データ読み出しの場合のノードＮＤ１に生じる電位Ｖｃｏとの電位差の増幅率は、１００倍程度になることがわかった。

（第２実施形態）
図６は、本発明の第２実施形態による相変化メモリの構成を示した回路図である。図６を参照して、この第２実施形態では、上記第１実施形態と異なり、相変化メモリ（ＰＲＡＭ）に本発明を適用する場合について説明する。

この第２実施形態では、図６に示すように、図１に示した第１実施形態の構成において、メモリセルアレイ２２を構成するメモリセル２１が、相変化膜（図示せず）および抵抗素子（図示せず）を含む記憶素子２１ａと、バイポーラトランジスタ２１ｂとによって構成されている。

ここで、記憶素子２１ａに含まれる相変化膜は、加熱することにより、その一部がアモルファス状態または結晶状態に変化するという性質を有する。そして、相変化膜を含む記憶素子２１ａでは、相変化膜の上記した２つの状態（アモルファス状態および結晶状態）を利用して、「Ｈ」データと「Ｌ」データとを定義する。なお、記憶素子２１ａに含まれる相変化膜がアモルファス状態の場合には、相変化膜が高抵抗となるとともに、記憶素子２１ａに含まれる相変化膜が結晶状態の場合には、相変化膜が低抵抗となる。この第２実施形態では、記憶素子２１ａに含まれる相変化膜がアモルファス状態のときのデータを「Ｈ」とし、記憶素子２１ａに含まれる相変化膜が結晶状態のときのデータを「Ｌ」としている。また、記憶素子２１ａに含まれる抵抗素子は、データを書き込む際に、相変化膜を加熱するために設けられている。

また、記憶素子２１ａの一方端子は、ビット線ＢＬに接続されているとともに、他方端子は、バイポーラトランジスタ２１ｂのエミッタに接続されている。また、バイポーラトランジスタ２１ｂのコレクタは、接地されているとともに、ベースは、ワード線ＷＬに接続されている。また、ビット線ＢＬは、寄生容量２５を有している。

なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

図７は、本発明の第２実施形態による相変化メモリのデータの読み出し動作を説明するための電圧波形図である。図８は、本発明の第２実施形態による相変化メモリのデータの読み出し時におけるバイポーラトランジスタのベース電流およびコレクタ電流の変化を示した波形図である。次に、図６〜図８を参照して、第２実施形態による相変化メモリのデータの読み出し動作について説明する。

まず、図７に示すように、時刻Ｔ１およびＴ２において、図２に示した第１実施形態の時刻Ｔ１およびＴ２で行われる動作と同様の動作を行う。

次に、時刻Ｔ３において、メモリセルアレイ２２（図６参照）の複数のワード線ＷＬから選択された所定のワード線（選択ワード線ＷＬ）の電位をＬレベルからＨレベル（バイポーラトランジスタ２１ｂが動作する電圧）に立ち上げる。また、ビット線ＢＬには、記憶素子２１ａ（図６参照）に含まれる相変化膜が状態変化を起こさない程度の電圧を印加する。

この際、図６に示すように、記憶素子２１ａに含まれる相変化膜が高抵抗となるアモルファス状態の場合（記憶素子２１ａに「Ｈ」データが記憶されている場合）には、メモリセル２１（記憶素子２１ａおよびバイポーラトランジスタ２１ｂ）を介してＧＮＤ側に流れる電流が少なくなる。これにより、ビット線ＢＬを流れる電流が多くなる。その一方、記憶素子２１ａに含まれる相変化膜が低抵抗となる結晶状態の場合（記憶素子２１ａに「Ｌ」データが記憶されている場合）には、メモリセル２１（記憶素子２１ａおよびバイポーラトランジスタ２１ｂ）を介してＧＮＤ側に流れる電流が多くなる。これにより、ビット線ＢＬを流れる電流が少なくなる。

その結果、図８に示すように、メモリセル２１（図６参照）から読み出されるデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より大きなベース電流Ｉｂが流れる。また、図６に示すように、ｎチャネルトランジスタ８がオン状態に保持されている間は、ｎチャネルトランジスタ８およびバイポーラトランジスタ６のベースを介して、ビット線ＢＬからバイポーラトランジスタ６のエミッタ側へベース電流Ｉｂが流れ続ける。

また、第２実施形態では、図８に示すように、時刻Ｔ３において、バイポーラトランジスタ６（図６参照）のベース電流Ｉｂが流れ始めると、バイポーラトランジスタ６の機能により増幅されたコレクタ電流Ｉｃが過渡的に流れる。この際、メモリセル２１（図６参照）から読み出されたデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より大きなコレクタ電流Ｉｃが流れる。そして、コレクタ電流Ｉｃが流れるのに伴って、図７に示すように、バイポーラトランジスタ６のコレクタ電位ＶｃがＶｄｄから低下される。このコレクタ電位Ｖｃは、メモリセル２１から読み出されたデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より大きく低下される。

そして、コレクタ電位ＶｃがＶｄｄから低下する際に、ｎチャネルトランジスタ９（図６参照）のゲート−ソース間電圧Ｖ_ＧＳ（＝Ｖ２−Ｖｃ）がｎチャネルトランジスタ９のしきい値電圧Ｖｔに達した時点（時刻Ｔ８１：「Ｈ」データ読み出しの場合、時刻Ｔ８２：「Ｌ」データ読み出しの場合）で、ｎチャネルトランジスタ９がオン状態になる。これにより、図６に示すように、時刻Ｔ８１または時刻Ｔ８２（図７参照）以降において、キャパシタ１１からｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ電流Ｉ２が流れる。これに伴って、図７に示すように、ノードＮＤ１の電位Ｖｃｏは、Ｖｄｄから徐々に低下する。

この際、第２実施形態では、「Ｈ」データ読み出しの場合には、「Ｌ」データ読み出しの場合に比べて、コレクタ電位Ｖｃがより小さくなることによりｎチャネルトランジスタ９（図６参照）のゲート−ソース間電圧Ｖ_ＧＳがより大きくなる。これにより、「Ｈ」データ読み出しの場合には、「Ｌ」データ読み出しの場合に比べて、ｎチャネルトランジスタ９を介して流れる電流Ｉ２がより大きくなる。すなわち、「Ｌ」データ読み出しの場合には、ｎチャネルトランジスタ９は、オフ状態に近い弱いオン状態になり、電流が少ししか流れないのに対して、「Ｈ」データ読み出しの場合には、ｎチャネルトランジスタ９は、より強いオン状態になり、電流が相対的に多く流れる。これにより、「Ｈ」データ読み出しの場合には、「Ｌ」データ読み出しの場合に比べて、ノードＮＤ１の電位ＶｃｏがＶｄｄからより大きく低下される。このため、第２実施形態では、「Ｈ」データ読み出しの場合にノードＮＤ１に生じる電位と、「Ｌ」データ読み出しの場合にノードＮＤ１に生じる電位との電位差は、「Ｈ」データ読み出しの場合のバイポーラトランジスタ６（図６参照）のコレクタ電位Ｖｃと、「Ｌ」データ読み出しの場合のバイポーラトランジスタ６のコレクタ電位Ｖｃとの電位差よりも大きくなる。

次に、時刻Ｔ９において、ｎチャネルトランジスタ８（図６参照）のゲートに入力される電位Ｖ１をＨレベルからＬレベルに低下させることによって、ｎチャネルトランジスタ８をオフ状態にする。これにより、図８に示すように、ベース電流Ｉｂが徐々に減少するとともに、コレクタ電流Ｉｃも徐々に減少する。また、図７に示すように、コレクタ電流Ｉｃの減少に伴って、バイポーラトランジスタ６（図６参照）のコレクタ電位Ｖｃが上昇する。そして、コレクタ電位Ｖｃが上昇する際に、ｎチャネルトランジスタ９（図６参照）のゲート−ソース間電圧Ｖ_ＧＳ（＝Ｖ２−Ｖｃ）がｎチャネルトランジスタ９のしきい値電圧Ｖｔに達した時点（時刻Ｔ１０１：「Ｌ」データ読み出しの場合、時刻Ｔ１０２：「Ｈ」データ読み出しの場合）以降は、ｎチャネルトランジスタ９がオフ状態になる。これにより、図６に示すように、キャパシタ１１からｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ流れる電流Ｉ２は、時刻Ｔ１０１または時刻Ｔ１０２（図７参照）以降において流れなくなる。このため、ノードＮＤ１の電位Ｖｃｏの低下が停止される。

そして、第２実施形態では、ノードＮＤ１の電位Ｖｃｏの低下が停止された時点（時刻Ｔ１０１：「Ｌ」データ読み出しの場合、時刻Ｔ１０２：「Ｈ」データ読み出しの場合）の電位がキャパシタ１１により保持される。この後、図７に示すように、時刻Ｔ１１までの間に、バイポーラトランジスタ６（図６参照）に流れるコレクタ電流Ｉｃがさらに減少することにより、コレクタ電位ＶｃがＶｄｄまで上昇する。

次に、図６に示すように、時刻Ｔ１１（図７参照）以降において、センスアンプ４により、ノードＮＤ１の電位Ｖｃｏと、所定の参照電位とが比較される。なお、参照電位は、「Ｈ」データ読み出しの場合にノードＮＤ１に生じる電位Ｖｃｏと、「Ｌ」データ読み出しの場合にノードＮＤ１に生じる電位Ｖｃｏとの間の電位に設定されている。そして、センスアンプ４により、ノードＮＤ１の電位Ｖｃｏと参照電位との電位差が増幅されるとともに、メモリセル２１から読み出されたデータが「Ｈ」データまたは「Ｌ」データに判別される。また、時刻Ｔ１１以降において、ワード線ＷＬの電位をＨレベルからＬレベルに立ち下げる。上記のようにして、第２実施形態による相変化メモリのデータの読み出し動作が行われる。

第２実施形態では、上記のように、ビット線ＢＬにベースが接続されたバイポーラトランジスタ６を設けるとともに、データの読み出し時にビット線ＢＬに現れるメモリセル２１のデータに対応する電流をバイポーラトランジスタ６により増幅することによって、データ読み出し時に生じる「Ｈ」データに対応するバイポーラトランジスタ６のコレクタ電流Ｉｃと、「Ｌ」データに対応するバイポーラトランジスタ６のコレクタ電流Ｉｃとの差を、ビット線ＢＬに現れる「Ｈ」データに対応する電流（ベース電流Ｉｂ）と、ビット線ＢＬに現れる「Ｌ」データに対応する電流（ベース電流Ｉｂ）との差よりも大きくすることができる。そして、第２実施形態では、バイポーラトランジスタ６のコレクタに抵抗７の一方端が接続されるとともに、その抵抗７の他方端とバイポーラトランジスタ６のエミッタとにそれぞれ正電位Ｖｄｄと負電位Ｖｅとが印加されているので、「Ｈ」データ読み出し時のコレクタ電位Ｖｃと「Ｌ」データ読み出し時のコレクタ電位Ｖｃとの電位差を、「Ｈ」データに対応するビット線ＢＬの電位と「Ｌ」データに対応するビット線ＢＬの電位との電位差よりも大きくすることができる。

さらに、第２実施形態では、バイポーラトランジスタ６のコレクタにｎチャネルトランジスタ９のソースを接続するとともに、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、バイポーラトランジスタ６のコレクタ電位Ｖｃがより大きく低下することに応答して、ｎチャネルトランジスタ９のゲート−ソース間電圧Ｖ_ＧＳがより大きくなることにより、ｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ、より大きな電流Ｉ２が流れるように構成することによって、「Ｈ」データの読み出し時には、「Ｌ」データの読み出し時に比べて、ｎチャネルトランジスタ９のドレインに繋がるノードＮＤ１の電位Ｖｃｏを正電位Ｖｄｄからより大きく低下させることができる。これにより、ノードＮＤ１に生じる「Ｈ」データ読み出し時の電位Ｖｃｏと「Ｌ」データ読み出し時の電位Ｖｃｏとの電位差を、「Ｈ」データ読み出し時のバイポーラトランジスタ６のコレクタ電位Ｖｃと、「Ｌ」データ読み出し時のバイポーラトランジスタ６のコレクタ電位Ｖｃとの電位差よりも大きくすることができる。すなわち、ビット線ＢＬに現れるメモリセル２１のデータに対応する電流をバイポーラトランジスタ６のみならず、ｎチャネルトランジスタ９によっても増幅することができる。このため、ノードＮＤ１の電位Ｖｃｏに基づいてセンスアンプ４によりデータを判別することによって、メモリセル２１に記憶されたデータが異なることにより生じる電流量の差が小さくなる場合にも、データの判別精度の低下を抑制することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図９は、本発明の第３実施形態による相変化メモリの構成を示した回路図である。図９を参照して、この第３実施形態では、図６に示した第２実施形態の構成において、メモリセルアレイ３２を構成するメモリセル３１が、相変化膜（図示せず）および抵抗素子（図示せず）を含む記憶素子３１ａと、ダイオード３１ｂとによって構成されている。なお、第３実施形態では、記憶素子３１ａに含まれる相変化膜が結晶状態（低抵抗）のときのデータを「Ｈ」とし、記憶素子３１ａに含まれる相変化膜がアモルファス状態（高抵抗）のときのデータを「Ｌ」としている。

また、記憶素子３１ａの一方端子は、ビット線ＢＬに接続されているとともに、他方端子は、ダイオード３１ｂの一方端子に接続されている。また、ダイオード３１ｂの他方端子は、ワード線ＷＬに接続されている。また、ビット線ＢＬは、寄生容量３５を有している。

なお、第３実施形態のその他の構成は、上記第２実施形態と同様である。

次に、図７〜図９を参照して、第３実施形態による相変化メモリのデータの読み出し動作について説明する。

まず、図７に示すように、時刻Ｔ１およびＴ２において、図２に示した第１実施形態の時刻Ｔ１およびＴ２で行われる動作と同様の動作を行う。

次に、時刻Ｔ３において、メモリセルアレイ３２（図９参照）の複数のワード線ＷＬから選択された所定のワード線（選択ワード線ＷＬ）の電位をＬレベルからＨレベル（記憶素子３１ａに含まれる相変化膜が状態変化を起こさない程度の電圧）に立ち上げる。また、ビット線ＢＬは、フローティング状態に保持する。

この際、図９に示すように、記憶素子３１ａに含まれる相変化膜が低抵抗となる結晶状態の場合（記憶素子３１ａに「Ｈ」データが記憶されている場合）には、ワード線ＷＬからメモリセル３１（ダイオード３１ｂおよび記憶素子３１ａ）を介してビット線ＢＬに流れる電流が多くなる。その一方、記憶素子３１ａに含まれる相変化膜が高抵抗となるアモルファス状態の場合（記憶素子３１ａに「Ｌ」データが記憶されている場合）には、ワード線ＷＬからメモリセル３１（ダイオード３１ｂおよび記憶素子３１ａ）を介してビット線ＢＬに流れる電流が少なくなる。

その結果、図８に示すように、メモリセル３１（図９参照）から読み出されるデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より大きなベース電流Ｉｂが流れる。また、図９に示すように、ｎチャネルトランジスタ８がオン状態に保持されている間は、ｎチャネルトランジスタ８およびバイポーラトランジスタ６のベースを介して、ビット線ＢＬからバイポーラトランジスタ６のエミッタ側へベース電流Ｉｂが流れ続ける。

なお、時刻Ｔ３よりも後の期間では、上記第２実施形態の時刻Ｔ３よりも後の期間で行われる動作と同様の動作を行う。

第３実施形態では、上記のように構成することによって、上記第２実施形態と同様、メモリセル３１に記憶されたデータが異なることにより生じる電流量の差が小さくなる場合にも、データの判別精度の低下を抑制することができるなどの効果を得ることができる。

（第４実施形態）
図１０は、本発明の第４実施形態による抵抗変化メモリの構成を示した回路図である。図１０を参照して、この第４実施形態では、上記第１〜第３実施形態と異なり、抵抗変化メモリ（ＲＲＡＭ）に本発明を適用する場合について説明する。

この第４実施形態では、図１０に示すように、図１に示した第１実施形態の構成において、メモリセルアレイ４２を構成するメモリセル４１が、ＣＭＲ（Ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）膜（図示せず）を含む記憶素子４１ａと、ｎチャネルトランジスタ４１ｂとによって構成されている。

ここで、記憶素子４１ａに含まれるＣＭＲ膜は、電圧パルスを加えることで抵抗値が変化するという性質を有する。そして、ＣＭＲ膜を含む記憶素子４１ａでは、ＣＭＲ膜が高抵抗または低抵抗のいずれかの状態に変化することを利用して、「Ｈ」データと「Ｌ」データとを定義する。この第４実施形態では、記憶素子４１ａに含まれるＣＭＲ膜が高抵抗のときのデータを「Ｈ」とし、記憶素子４１ａに含まれるＣＭＲ膜が低抵抗のときのデータを「Ｌ」としている。

また、記憶素子４１ａの一方端子は、ビット線ＢＬに接続されているとともに、他方端子は、ｎチャネルトランジスタ４１ｂのソース／ドレインの一方に接続されている。また、ｎチャネルトランジスタ４１ｂのソース／ドレインの他方は、接地されているとともに、ゲートは、ワード線ＷＬに接続されている。また、ビット線ＢＬは、寄生容量４５を有している。

なお、第４実施形態のその他の構成は、上記第１実施形態と同様である。

次に、図７、図８および図１０を参照して、第４実施形態による抵抗変化メモリのデータの読み出し動作について説明する。

まず、図７に示すように、時刻Ｔ１およびＴ２において、図２に示した第１実施形態の時刻Ｔ１およびＴ２で行われる動作と同様の動作を行う。

次に、時刻Ｔ３において、メモリセルアレイ４２（図１０参照）の複数のワード線ＷＬから選択された所定のワード線（選択ワード線ＷＬ）の電位をＬレベルからＨレベル（ｎチャネルトランジスタ４１ｂが動作する電圧）に立ち上げる。また、ビット線ＢＬには、記憶素子４１ａに含まれるＣＭＲ膜が状態変化を起こさない程度の電圧を印加する。

この際、図１０に示すように、記憶素子４１ａに含まれるＣＭＲ膜が高抵抗である場合（記憶素子４１ａに「Ｈ」データが記憶されている場合）には、メモリセル４１（記憶素子４１ａおよびｎチャネルトランジスタ４１ｂ）を介してＧＮＤ側に流れる電流が少なくなる。これにより、ビット線ＢＬを流れる電流が多くなる。その一方、記憶素子４１ａに含まれるＣＭＲ膜が低抵抗である場合（記憶素子４１ａに「Ｌ」データが記憶されている場合）には、メモリセル４１（記憶素子４１ａおよびｎチャネルトランジスタ４１ｂ）を介してＧＮＤ側に流れる電流が多くなる。これにより、ビット線ＢＬを流れる電流が少なくなる。

その結果、図８に示すように、メモリセル４１（図１０参照）から読み出されるデータが「Ｈ」データの場合には、「Ｌ」データの場合に比べて、より大きなベース電流Ｉｂが流れる。また、図１０に示すように、ｎチャネルトランジスタ８がオン状態に保持されている間は、ｎチャネルトランジスタ８およびバイポーラトランジスタ６のベースを介して、ビット線ＢＬからバイポーラトランジスタ６のエミッタ側へベース電流Ｉｂが流れ続ける。

なお、時刻Ｔ３よりも後の期間では、上記第２実施形態の時刻Ｔ３よりも後の期間で行われる動作と同様の動作を行う。

第４実施形態では、上記のように構成することによって、抵抗変化メモリに本発明を適用した場合においても、相変化メモリに本発明を適用した第２実施形態と同様、メモリセル４１に記憶されたデータが異なることにより生じる電流量の差が小さくなる場合にも、データの判別精度の低下を抑制することができるなどの効果を得ることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第４実施形態では、本発明を適用するメモリの一例として、強誘電体メモリ、相変化メモリおよび抵抗変化メモリを例にとって説明したが、本発明はこれに限らず、強誘電体メモリ、相変化メモリおよび抵抗変化メモリ以外の種々のメモリに対して本発明を適用することができる。

また、上記第１〜第４実施形態では、データ読み出し時の期間において、「Ｈ」データ読み出しの場合と「Ｌ」データ読み出しの場合との両方の場合に、共に、ｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ電流Ｉ２が流れるように構成したが、本発明はこれに限らず、データ読み出し時の期間において、「Ｌ」データ読み出しの場合には、ｎチャネルトランジスタ９を介してバイポーラトランジスタ６のコレクタ側へ電流Ｉ２が流れないように構成してもよい。このように構成すれば、データ読み出し時の期間において、ノードＮＤ１の電位ＶｃｏがＶｄｄから低下しないので、「Ｈ」データ読み出しの場合のノードＮＤ１の電位Ｖｃｏと、「Ｌ」データ読み出しの場合のノードＮＤ１の電位Ｖｃｏとの電位差をより大きくすることができる。

本発明の第１実施形態による強誘電体メモリの構成を示した回路図である。 本発明の第１実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。 本発明の第１実施形態による強誘電体メモリのデータの読み出し時におけるバイポーラトランジスタのベース電流およびコレクタ電流の変化を示した波形図である。 本発明の第１実施形態による強誘電体メモリにおける負荷線とバイポーラトランジスタ特性との関係を示した図である。 本発明の第１実施形態による強誘電体メモリのバイポーラトランジスタのベース電流Ｉｂ、コレクタ電流Ｉｃおよびコレクタ電位Ｖｃの関係を示した図である。 本発明の第２実施形態による相変化メモリの構成を示した回路図である。 本発明の第２実施形態による相変化メモリのデータの読み出し動作を説明するための電圧波形図である。 本発明の第２実施形態による相変化メモリのデータの読み出し時におけるバイポーラトランジスタのベース電流およびコレクタ電流の変化を示した波形図である。 本発明の第３実施形態による相変化メモリの構成を示した回路図である。 本発明の第４実施形態による抵抗変化メモリの構成を示した回路図である。

符号の説明

１、２１、３１、４１ メモリセル
６ バイポーラトランジスタ
７ 抵抗
９ ｎチャネルトランジスタ（電界効果型トランジスタ）
１１ キャパシタ

Claims (8)

1. ビット線に接続され、データを保持するメモリセルと、
   前記ビット線にベースが接続されたバイポーラトランジスタとを備え、
   前記データの読み出し時に、前記ビット線に現れる前記メモリセルの前記データに対応する電流を前記バイポーラトランジスタにより増幅して前記データを読み出す、メモリ。
2. 前記バイポーラトランジスタのコレクタに一方端が接続された抵抗をさらに備え、
   前記抵抗の他方端には、正側電位が印加されるとともに、前記バイポーラトランジスタのエミッタには、負側電位が印加される、請求項１に記載のメモリ。
3. 前記バイポーラトランジスタのコレクタにソース／ドレインの一方が接続された電界効果型トランジスタをさらに備え、
   前記メモリセルに保持される前記データは、第１データおよび第２データを含み、
   前記第１データを読み出す場合と、前記第２データを読み出す場合とで、前記バイポーラトランジスタのコレクタに異なった電位が生じることに応答して、前記電界効果型トランジスタのゲートとソース／ドレインの一方との間の電位差が変化することによって、前記第１データを読み出す場合と、前記第２データを読み出す場合とで、それぞれ、異なった量の電流が前記電界効果型トランジスタを介して前記バイポーラトランジスタのコレクタ側へ流れ、
   前記データの読み出し時には、前記電界効果型トランジスタのソース／ドレインの他方の電位に基づいて前記データを読み出す、請求項１または２に記載のメモリ。
4. 前記データの読み出しに先立って、前記電界効果型トランジスタのゲートには、所定の第１電位が印加されるとともに、前記電界効果型トランジスタのソース／ドレインの一方には、前記バイポーラトランジスタのコレクタに生じた第２電位が印加されており、
   前記第１データを読み出す場合と、前記第２データを読み出す場合とで、それぞれ、異なった量の電流が前記電界効果型トランジスタを介して前記バイポーラトランジスタのコレクタ側へ流れるように、前記電界効果型トランジスタのゲートの第１電位に対して前記ソース／ドレインの一方の第２電位が変化する、請求項３に記載のメモリ。
5. 前記電界効果型トランジスタのゲートの第１電位は、前記第１データを読み出す場合に前記バイポーラトランジスタのコレクタに生じる前記第２電位と、前記第２データを読み出す場合に前記バイポーラトランジスタのコレクタに生じる前記第２電位とを比較して高い方の前記第２電位に、前記電界効果型トランジスタのしきい値電圧を加えた電位である、請求項４に記載のメモリ。
6. 前記電界効果型トランジスタのソース／ドレインの他方に接続されたキャパシタをさらに備える、請求項３〜５のいずれか１項に記載のメモリ。
7. 前記データの読み出しに先立って、前記電界効果型トランジスタのソース／ドレインの他方には、正側電位が印加される、請求項３〜６のいずれか１項に記載のメモリ。
8. 前記メモリセルは、強誘電体キャパシタ、相変化膜を有する記憶素子およびＣＭＲ膜を有する記憶素子のいずれか１つを含む、請求項１〜７のいずれか１項に記載のメモリ。

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