JPH0228180B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はプログラマブルコントローラに係り、
特にプログラムローダからの伝送テキストの受信
処理をマイクロプログラムで行い、制御ソフトウ
エアの負荷を軽減させたプログラマブルコントロ
ーラに関する。

（従来の技術） プログラマブルコントローラ（以下PCと略す）
はプログラミングの際にプログラムローダ（以下
PLと略す）からのプログラミング情報をシリア
ル信号の伝送テキストで受け取り、メモリ内に蓄
える動作をする。又、オンラインモニタの際には
PLからの伝送テキスト内のコマンドによつて示
される要求に従つて、必要なデータをPLに向け
て送信する。

PCはPLとの間で各種の情報の授受を行う為の
伝送装置を持ち、そのサービスを行う場合には、
伝送装置からの送受信割り込みを受け付け、それ
に応じてPCのCPUと伝送装置との間で送受信デ
ータを授受する、という方法が一般的である。

この方法では例えば１バイトのデータを受信す
る度毎に、CPUはそのデータを伝送装置から読
み取り、正常なデータか、又、伝送テキストのど
の部分に相当するのかを判断しなければならなか
つた。特にRL―PCの間でのデータ伝送の場合に
おいて、特殊な伝送フオーマツトを使用した時に
は、そのテキストの区切りを検出する為に受信デ
ータと特定の制御コードとの比較を常時行わなけ
ればならなかつた。この割り込み処理の繁雑さが
PCの処理の負荷となり、処理の高速化を妨げる
と共に、ソフトウエア作成上の負荷ともなつてい
る。

それにつけ加えて、伝送エラーが発生した場合
には、PCはPLに対して伝送テキストの再送を要
求するのが普通だが、伝送エラーが発生したデー
タからのテキストの最終のデータ迄は無視してよ
いものにも拘らず、従来の処理ではいちいち割り
込みが発生する度に繁雑な処理を行つていた。こ
れは伝送処理の増大を招くので、シーケンス制御
等の通常の処理の能率を低下させる原因ともなつ
ていた。

また、実行状態のモニタ機能は高速を要するの
で、CPUの割り込み処理に対する負荷はかなり
大きい。それにこれを他のソフトウエアを付け加
えて処理させようとすればコスト高になるという
欠点があつた。

（発明が解決しようとする課題） 本発明は上記の事情に鑑みてなされたもので、
受信データのチエツクをマイクロプログラムで行
い、伝送テキストの先頭を自動的に検出し、PC
のCPUの伝送処理にかかる負荷を軽減し高速化
すると共に、伝送割り込み処理の為のソフトウエ
ア作成の負荷をも軽減することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、伝送装置を有しプログラムローダか
らの伝送テキストをシリアル伝送で行なうプログ
ラマブルコントローラにおいて、伝送テキストの
シリアル信号を１バイト分受信する毎に割込信号
を発生する割込検出回路と、伝送テキストの先頭
の検出を要求するフラグをセツトするメモリと、
上記割込信号が発生する度に動作するマイクロプ
ログラムを設け、このマイクロプログラムにより
前記１バイト分の受信データを続み出し、前記フ
ラグがセツトされてなければマイクロプログラム
を終了させ、前記フラグがセツトされていれば伝
送テキストの先頭かを判別し、先頭と判定されな
ければマイクロプログラムを終了させ、先頭と判
定されたとき前記フラグをリセツト順次受信され
る１バイト分の受信データをメモリに格納するよ
うに構成したプログラマブルコントローラであ
る。

（作用） 上記構成により、伝送テキストを１バイト分受
信する度にマイクロプログラムが動作し、フラグ
がセツトされていれば受信データが順次、メモリ
に格納される。これにより、受信処理が高速化し
通常の命令による受信処理プログラムが不要とな
り、ソフトウエア作成の負荷が軽減される。

（実施例） 第１図は本発明のプログラマブルコントローラ
の要部構成を示すブロツク図である。

CPU１は伝送装置６とインタフエース７を介
して、プログラムローダ８と伝送を行う。受信デ
ータはメモリ５に格納される。３は各種の伝送処
理手順を収めたマイクロプログラムメモリであ
る。

第２図はインタフエース７とプログラムローダ
８の間で情報交換を行う伝送テキストのフオーマ
ツトの例を示した図である。

伝送テキストはバイトデータ（８ビツトデー
タ）の連続したもので構成されヘツダ部１０とデ
ータ部２０の、大きく２つに分れている。ヘツダ
部１０はテキストの先頭である事を示すSTX
（Start of Text）１１で始まり、次にPC，PLに
どの様な動作を要求しているのかを示すコマンド
１２が続く。次にデータ部の長さを示すテキスト
長Ｎ１３が続き、更にテキスト長の補数１４が
続く。データ部２０はデータ２１と、STXから
最後のデータ迄のチエツク用のBCC（Block
Check Character）２２から構成される。

また、伝送に関する各種の情報は第３図の様な
情報テーブルとしてメモリ５に格納される。情報
テーブルは、伝送テキストの先頭の検出を要求す
るSTX検出要求フラグと、データバツフアの先
頭と最後を各々指示するスタートアドレス、エン
ドアドレス、そしてSTXのコードを格納する
STXコード保存エリアから構成される。

伝送装置６にはプログラムローダ８から１バイ
トのデータを受信する度に、CPU１に対して読
み取り準備ができた事を知らせる為の割り込み信
号を出力する割り込み検出回路が設けられてい
る。CPU１はこの割り込み信号を受け付けると、
現在行つている処理を一時中断して、受信処理を
行う特別のマイクロプログラムルーチンにコント
ロールを移すようにしている。従つて本プログラ
マブルコントローラは、プログラムローダから１
バイトのデータを受信する度に自動的に特別の処
理を行う事が可能である。

データの受信を開始しようとする場合には、
CPU１は前記情報テーブルにSTX検出要求フラ
グをセツトしておく。このフラグは次に送られて
来た伝送テキストの先頭を見つけ、この伝送テキ
ストをメモリ５のデータ格納エリアにストアせ
よ、と指示するフラグである。

第４図は実際の受信処理の動作を機能ブロツク
図に表現したものである。

以下第４図を使用してマイクロプログラムの動
作を説明する。

先ず伝送装置６から１バイトのデータが受信さ
れ割込み信号６Ａが検出されると割込み検出回路
１―２は制御装置１―１に割込みがあつたことを
コード信号で入力する。これにより制御装置１―
１は受信データ読み出し回路１―３の動作を許可
する。又、情報テーブルのSTX検出要求フラグ
がセツトされている時にはテキスト先頭検出回路
１―４の動作も許可する。

受信データ読み出し回路１―３は伝送装置６か
ら受信データを１バイト読み出し、それをテキス
ト先頭検出回路１―４に送り、STXコード保持
メモリ５―２（情報テーブル）に設定されている
STXコードとの比較を行う。比較の結果が一致
しなければ受信処理はこれで終了する。もし比較
の結果が一致すれば、テキスト先頭検出回路１―
４は制御回路１―１に一致信号１４Ａを送る。

制御回路１―１は一致信号１４Ａを受けると伝
送テキストの先頭が検出されたと認知しSTX検
出要求フラグをリセツトし受信データをメモリに
格納しデータカウンタをインクリメントして一旦
マイクロプログラムを終了する。

これにより次回からテキスト先頭検出回路１―
４の動作は禁止され、新しく１バイト分受信する
度にマイクロプログラムがスタートし、受信デー
タ読出し回路１―３から順次送られるコマンド、
テキスト長、データは所定のメモリに書き込まれ
る。

なお、ヘツダ部１０の受信が完了するとテキス
ト長解読回路１―５はテキスト長Ｎ１３をテキス
ト長補数１４でチエツクして制御情報メモリ５
―３（前述情報テーブルのスタートアドレスとエ
ンドアドレス）を更新する。続いてデータ部２０
のデータが１バイト分受信される度に制御回路１
―１はゲート１―６を介して該受信データをメモ
リ５―４に書き込むと共にデータカウンタ５―１
のカウント値を１ずつインクリメントさせ、カウ
ント値が制御情報メモリ５―３に格納されたテキ
スト長Ｎ１３の大きさで定まる値に達すると制御
装置１―１は受信完了処理を起動する。即ち、図
示しないSTX検出要求フラグを再度セツトして
次の伝送テキストの受信準備を行い、データカウ
ンタ５―１を初期化する。

受信エラー発生時には、制御装置１―１が
STX検出要求フラグをセツトし、現在送られて
きているテキストの残りはテキスト先頭検出回路
１―４を通るだけで読み捨てられるようになる。
これにより受信エラー発生時の処理を最小にでき
る。

第５図は以上の受信処理をフローチヤートにし
たものである。

〔発明の効果〕

以上に述べたように、本発明のプログラマブル
コントローラによれば、上記の伝送テキストを受
信する際に必要なSTX検出の為の通常の命令に
よるプログラムが不必要となるばかりでなくマイ
クロプログラムによる処理の為高速化が可能であ
る。又、通常の命令による処理は受信完了時のみ
であり、通常の処理への影響が少ない上に、その
割込み処理プログラムも容易となり、ソフトウエ
ア作成の負荷が大いに軽減される。また、伝送エ
ラーが発生した時点でSTX検出要求フラグがセ
ツトされ、以後の無用なデータをマイクロプログ
ラム処理により高速で読み飛ばす事が可能であり
処理効率が良い。

【図面の簡単な説明】

第１図は本発明のプログラマブルコントローラ
の構成を示すブロツク図、第２図は伝送テキスト
のフオーマツトを示した構成図、第３図は制御情
報を格納する情報テーブルの例を示す図、第４図
は本発明のマイクロプログラムによる処理機能を
説明するための機能ブロツク図、第５図はそのフ
ローチヤートである。 １……CPU、１―１……制御回路、１―２…
…割込み検出回路、１―３……受信データ読出し
回路、１―４……テキスト先頭検出回路、１―５
……テキスト長解読回路、１―６……データ格納
ゲート、２……マイクロプログラム用バス、３…
…マイクロプログラムメモリ、４……CPUバス、
５……メモリ、５―１……データカウンタ、５―
２……STXコード保持メモリ、５―３……制御
情報メモリ、５―４……受信データ格納メモリ、
６……伝送装置、７……インターフエース、８…
…プログラムローダ。

Claims (1)

【特許請求の範囲】
1. １ 伝送装置を有しプログラムローダからの伝送
   テキストをシリアル伝送で行なうプログラマブル
   コントローラにおいて、伝送テキストのシリアル
   信号を１バイト分受信する毎に割込信号を発生す
   る割込検出回路と、伝送テキストの先頭の検出を
   要求するフラグをセツトするメモリと、上記割込
   信号が発生する度に動作するマイクロプログラム
   を設け、このマイクロプログラムにより前記１バ
   イト分の受信データを読み出し、前記フラグがセ
   ツトされてなければマイクロプログラムを終了さ
   せ、前記フラグがセツトされていれば伝送テキス
   トの先頭かを判別し、先頭と判定されなければマ
   イクロプログラムを終了させ、先頭と判定された
   とき、前記フラグをリセツトし順次受信される１
   バイト分の受信データをメモリに格納することを
   特徴とするプログラマブルコントローラ。