JPH0342740B2 - - Google Patents
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- Publication number
- JPH0342740B2 JPH0342740B2 JP59013174A JP1317484A JPH0342740B2 JP H0342740 B2 JPH0342740 B2 JP H0342740B2 JP 59013174 A JP59013174 A JP 59013174A JP 1317484 A JP1317484 A JP 1317484A JP H0342740 B2 JPH0342740 B2 JP H0342740B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- line
- area
- control protocol
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004891 communication Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 21
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速通信方式に関し、特に、高速通
信回線に接続される端末装置の回線インターフエ
ース回路の制御方式に関する。
信回線に接続される端末装置の回線インターフエ
ース回路の制御方式に関する。
高速通信回線に接続される端末装置の回線イン
ターフエース回路の回線制御プロトコルLSIを中
心に構成する方式は公知である。回線制御プロト
コルLSIは、送信データを回線の制御プロトコル
に適合する信号形式に直列変換して送出する機
能、受信データを並列データに変換する機能、チ
エツクシーケンスの自動送出機能および自動チエ
ツク機能、送受信動作の完了やエラー発生等を割
込によつてコンピユータに通知する機能等を有し
ており、コンピユータの制御によつて動作する。
ターフエース回路の回線制御プロトコルLSIを中
心に構成する方式は公知である。回線制御プロト
コルLSIは、送信データを回線の制御プロトコル
に適合する信号形式に直列変換して送出する機
能、受信データを並列データに変換する機能、チ
エツクシーケンスの自動送出機能および自動チエ
ツク機能、送受信動作の完了やエラー発生等を割
込によつてコンピユータに通知する機能等を有し
ており、コンピユータの制御によつて動作する。
すなわち、回線制御プロトコルLSIの初期設定
時および送受信完了またはエラー発生等による割
込発生時には、次のデータを正常に送受信するた
めに、割込発生要因に応じた適切な制御パラメー
タを発行する制御プログラムの実行が必要であ
る。しかし、端末装置が高速の通信回線に接続さ
れる場合には、高速側の回線速度に比してコンピ
ユータの動作速度が遅く、送受信完了時の割込処
理の実行時間がかかり、受信完了時に次のデータ
の受信に対する受信準備動作が遅く、また送信完
了時に次のデタの送信までに時間がかかるため高
速なデータ伝送が阻害されるという欠点がある。
時および送受信完了またはエラー発生等による割
込発生時には、次のデータを正常に送受信するた
めに、割込発生要因に応じた適切な制御パラメー
タを発行する制御プログラムの実行が必要であ
る。しかし、端末装置が高速の通信回線に接続さ
れる場合には、高速側の回線速度に比してコンピ
ユータの動作速度が遅く、送受信完了時の割込処
理の実行時間がかかり、受信完了時に次のデータ
の受信に対する受信準備動作が遅く、また送信完
了時に次のデタの送信までに時間がかかるため高
速なデータ伝送が阻害されるという欠点がある。
また、回線制御プロトコルLSIとメモリ内の送
受信データバツフア間のデータ転送を高速に行う
ために、DMAコントローラの制御によつて
DMA転送（ダイレクトメモリアクセス）を行う
ためには、前記コンピユータは送受信完了の割込
発生時に、次の送受信データのDMA転送に必要
とされる情報（例えば送受信データバツフアのア
ドレス）をDMAコントローラに通知しておく必
要がある。この処理のために、割込発生時におけ
るコンピユータの負担がより一層増大し、処理時
間はさらに長くなる。
受信データバツフア間のデータ転送を高速に行う
ために、DMAコントローラの制御によつて
DMA転送（ダイレクトメモリアクセス）を行う
ためには、前記コンピユータは送受信完了の割込
発生時に、次の送受信データのDMA転送に必要
とされる情報（例えば送受信データバツフアのア
ドレス）をDMAコントローラに通知しておく必
要がある。この処理のために、割込発生時におけ
るコンピユータの負担がより一層増大し、処理時
間はさらに長くなる。
本発明の目的は、上述の従来の欠点を解決し、
回線制御プロトコルLSIからの割込発生時にコン
ピユータが実行すべき処理の１部を分担する回路
を回線制御プロトコルLSIとコンピユータとの間
に付加することによつて、コンピユータの負荷を
軽減し、制御プログラムの実行時間を短縮するこ
とができる高速通信のインターフエース回路を提
供することにある。
回線制御プロトコルLSIからの割込発生時にコン
ピユータが実行すべき処理の１部を分担する回路
を回線制御プロトコルLSIとコンピユータとの間
に付加することによつて、コンピユータの負荷を
軽減し、制御プログラムの実行時間を短縮するこ
とができる高速通信のインターフエース回路を提
供することにある。
本発明は、高速回線に接続され、送受信のデー
タの直並列変換、チエツクシーケンスの自動送
出、自動チエツク、送受信動作の完了およびエラ
ー発生時に割込信号を送出する回線制御プロトコ
ルLSIと、送受信データバツフアのDMA転送を
制御するDMAコントローラと、これらを制御す
るコンピユータと、制御プログラム格納エリアお
よび送受信データバツフアエリアを有するメモリ
とを備え、これらがデータバスで接続された高速
回線のインターフエース回路において、 前記メモリは、前記回線制御プロトコルLSIに
対して発行すべき制御パラメータ、割込要因およ
び前記DMAコントローラに対して通知すべき前
記送受信データバツフアに関する情報をあらかじ
め記憶させておくためのパラメータエリアを有
し、前記回線制御プロトコルLSIからの割込信号
を入力して前記メモリエリアから必要な制御パラ
メータを読出して前記回線制御プロトコルLSIに
発行する手段と、前記割込信号を入力して前記送
受信データバツフアに関する情報前記DMAコン
トローラに通知し前記メモリエリアに割込要因を
書込み前記コンピユータに割込信号を送出する手
段とを含む割込制御回路を備えたことを特徴とす
る。
タの直並列変換、チエツクシーケンスの自動送
出、自動チエツク、送受信動作の完了およびエラ
ー発生時に割込信号を送出する回線制御プロトコ
ルLSIと、送受信データバツフアのDMA転送を
制御するDMAコントローラと、これらを制御す
るコンピユータと、制御プログラム格納エリアお
よび送受信データバツフアエリアを有するメモリ
とを備え、これらがデータバスで接続された高速
回線のインターフエース回路において、 前記メモリは、前記回線制御プロトコルLSIに
対して発行すべき制御パラメータ、割込要因およ
び前記DMAコントローラに対して通知すべき前
記送受信データバツフアに関する情報をあらかじ
め記憶させておくためのパラメータエリアを有
し、前記回線制御プロトコルLSIからの割込信号
を入力して前記メモリエリアから必要な制御パラ
メータを読出して前記回線制御プロトコルLSIに
発行する手段と、前記割込信号を入力して前記送
受信データバツフアに関する情報前記DMAコン
トローラに通知し前記メモリエリアに割込要因を
書込み前記コンピユータに割込信号を送出する手
段とを含む割込制御回路を備えたことを特徴とす
る。
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明の一実施例を示すブロツク図
である。すなわち、端末装置６とコンピユータ２
と回線制御プロトコルLSI１とがデータバス９に
接続され、送受信データはDMAコントローラ３
の制御によつて送受信データバツフアにDMA転
送される。参照数字８はDMA要求線である。回
線制御プロトコルLSI１は送受信データの並直列
変換、送受信完了またはエラー発生時の割込等を
行い、コンピユータ２の制御によつて動作するこ
とは従来と同様である。
である。すなわち、端末装置６とコンピユータ２
と回線制御プロトコルLSI１とがデータバス９に
接続され、送受信データはDMAコントローラ３
の制御によつて送受信データバツフアにDMA転
送される。参照数字８はDMA要求線である。回
線制御プロトコルLSI１は送受信データの並直列
変換、送受信完了またはエラー発生時の割込等を
行い、コンピユータ２の制御によつて動作するこ
とは従来と同様である。
しかし、本実施例においては、割込制御回路１
０をデータバス９に接続し、回線制御プロトコル
LSI１からの割込は割込信号線７によつて上記割
込制御回路１０に入力させ、コンピユータ２への
割込信号は、該割込制御回路１０から割込信号線
７′によつてコンピユータ２に出力する。そして、
データバス９に接続されたメモリ４は、制御プロ
グラムを格納した制御プログラム格納エリアａ、
送受信データを一時蓄積するための送受信データ
バツフアエリアｂの他に制御パラメータその他の
情報を格納するためのパラメータエリアｃを有す
る。
０をデータバス９に接続し、回線制御プロトコル
LSI１からの割込は割込信号線７によつて上記割
込制御回路１０に入力させ、コンピユータ２への
割込信号は、該割込制御回路１０から割込信号線
７′によつてコンピユータ２に出力する。そして、
データバス９に接続されたメモリ４は、制御プロ
グラムを格納した制御プログラム格納エリアａ、
送受信データを一時蓄積するための送受信データ
バツフアエリアｂの他に制御パラメータその他の
情報を格納するためのパラメータエリアｃを有す
る。
第２図は、上記パラメータエリアｃ内のメモリ
エリアの設定の一例を示す図である。制御パラメ
ータエリア１１には、割込発生時に回線制御プロ
トコルLSI１に対して発行すべきEOI（エンドオブ
インタラプト）コマンド、エラーリセツトコマン
ド等があらかじめ設定されている。受信DMA情
報エリア１２には、受信データのDMA転送先、
すなわち受信データバツフアのアドレスと長さを
示すパラメータを設定しておく。送信DMA情報
エリア１３は、送信データのバツフアアドレスと
長さを設定しておくためのエリアである。受信割
込要因エリア１４と送信割込要因エリア１５は、
割込制御回路１０がコンピユータ２に割込発生要
因を通知するために使用するエリアである。
エリアの設定の一例を示す図である。制御パラメ
ータエリア１１には、割込発生時に回線制御プロ
トコルLSI１に対して発行すべきEOI（エンドオブ
インタラプト）コマンド、エラーリセツトコマン
ド等があらかじめ設定されている。受信DMA情
報エリア１２には、受信データのDMA転送先、
すなわち受信データバツフアのアドレスと長さを
示すパラメータを設定しておく。送信DMA情報
エリア１３は、送信データのバツフアアドレスと
長さを設定しておくためのエリアである。受信割
込要因エリア１４と送信割込要因エリア１５は、
割込制御回路１０がコンピユータ２に割込発生要
因を通知するために使用するエリアである。
次に本実施例の受信完了時の動作について説明
する。
する。
回線制御プロトコルLSI１から受信完了の割込
が発生し、割込信号線７によつて割込制御回路１
０に通知されると、割込制御回路１０は、メモリ
４の制御パラメータエリア１１から必要な制御パ
ラメータを出力させ、該制御パラメータはデータ
バス９を介して回線制御プロトコルLSI１に入力
される。この割込要因の判定は、回線制御プロト
コルLSI１からの割込の種類に応じてなされる
が、例えばベクトル割込であれば割込ベクトルを
読み、また単一割込であれば割込受付時にあらか
じめ定められたＩ／Ｏポートの入力データを参照
することにより判定できる。このようにして割込
制御回路１０は回線制御プロトコルLSI１からの
割込信号により受信完了という割込要因に対応す
る制御パラメーラを出力させる。
が発生し、割込信号線７によつて割込制御回路１
０に通知されると、割込制御回路１０は、メモリ
４の制御パラメータエリア１１から必要な制御パ
ラメータを出力させ、該制御パラメータはデータ
バス９を介して回線制御プロトコルLSI１に入力
される。この割込要因の判定は、回線制御プロト
コルLSI１からの割込の種類に応じてなされる
が、例えばベクトル割込であれば割込ベクトルを
読み、また単一割込であれば割込受付時にあらか
じめ定められたＩ／Ｏポートの入力データを参照
することにより判定できる。このようにして割込
制御回路１０は回線制御プロトコルLSI１からの
割込信号により受信完了という割込要因に対応す
る制御パラメーラを出力させる。
これにより回線制御プロトコルLSI１は、制御
パラメータにより、割込信号の発生を中止する。
また割込要因がエラー発生時にはその内容を示す
値等を保持する内部メモリあるいはレジスタ等を
初期値に設定する等のエラーリセツト処理を行
う。
パラメータにより、割込信号の発生を中止する。
また割込要因がエラー発生時にはその内容を示す
値等を保持する内部メモリあるいはレジスタ等を
初期値に設定する等のエラーリセツト処理を行
う。
さらに割込制御回路１０は、受信DMA情報エ
リア１２から次に受信するデータを転送すべき受
信データバツフアのアドレス情報を読出して
DMAコントローラ３に通知し、受信割込要因エ
リア１４には受信の正常完了を意味するパラメー
タをセツトした後割込信号線７′によつてコンピ
ユータ２に割込を行う。
リア１２から次に受信するデータを転送すべき受
信データバツフアのアドレス情報を読出して
DMAコントローラ３に通知し、受信割込要因エ
リア１４には受信の正常完了を意味するパラメー
タをセツトした後割込信号線７′によつてコンピ
ユータ２に割込を行う。
コンピユータ２は、受信割込要因エリア１４か
ら割込要因を読出して受信が正常に完了したこと
を確認した後、受信DMA情報エリア１２に次の
次に受信するデータのバツフア情報を準備してお
く。このバツフア情報は、次の受信完了の割込発
生時に割込制御回路１０からDMAコントローラ
３に通知するための情報である。このように、受
信割込発生時に必要とされる各種パラメータ類を
すべてあらかじめパラメータエリアｃに準備して
おくことにより、割込制御回路１０が割込発生要
因に応じた迅速な処理を行うことができる。受信
完了時におけるコンピユータ２の実行する処理
は、受信完了の確認と受信DMA情報エリア１２
の準備だけに限定されるため、プログラムの実行
時間が大幅に短縮され、迅速に次のデータを受信
することができるという効果がある。送信動作に
ついても、パラメータエリアｃに必要なパラメー
タ類を準備しておくことにより、上記同様に割込
制御回路１０による高速処理が可能である。
ら割込要因を読出して受信が正常に完了したこと
を確認した後、受信DMA情報エリア１２に次の
次に受信するデータのバツフア情報を準備してお
く。このバツフア情報は、次の受信完了の割込発
生時に割込制御回路１０からDMAコントローラ
３に通知するための情報である。このように、受
信割込発生時に必要とされる各種パラメータ類を
すべてあらかじめパラメータエリアｃに準備して
おくことにより、割込制御回路１０が割込発生要
因に応じた迅速な処理を行うことができる。受信
完了時におけるコンピユータ２の実行する処理
は、受信完了の確認と受信DMA情報エリア１２
の準備だけに限定されるため、プログラムの実行
時間が大幅に短縮され、迅速に次のデータを受信
することができるという効果がある。送信動作に
ついても、パラメータエリアｃに必要なパラメー
タ類を準備しておくことにより、上記同様に割込
制御回路１０による高速処理が可能である。
以上のように、本発明においては、メモリにパ
ラメータエリアを設けて該パラメータエリアに割
込発生時の処理に必要なパラメータ類をあらかじ
め準備しておき、割込制御回路の制御によつて上
記パラメータエリアから読出したパラメータによ
つてコンピユータへの割込および送受信準備の実
行を行うように構成したから、コンピユータの負
担を軽減し高速処理が可能となる効果がある。
ラメータエリアを設けて該パラメータエリアに割
込発生時の処理に必要なパラメータ類をあらかじ
め準備しておき、割込制御回路の制御によつて上
記パラメータエリアから読出したパラメータによ
つてコンピユータへの割込および送受信準備の実
行を行うように構成したから、コンピユータの負
担を軽減し高速処理が可能となる効果がある。
第１図は本発明の一実施例を示すブロツク図。
第２図は上記実施例のパラメータエリアの構成例
を示す図。 １……回線制御プロトコルLSI、２……コンピ
ユータ、３……DMAコントローラ、４……メモ
リ、５……高速回線、６……端末装置、７……割
込信号線、８……DMA要求線、９……データバ
ス、１０……割込制御回路、１１……制御パラメ
ータエリア、１２……受信DMA情報エリア、１
３……送信DMA情報エリア、１４……受信割込
要因エリア、１５……送信割込要因エリア、ａ…
…制御プログラム格納エリア、ｂ……送受信デー
タバツフアエリア、ｃ……パラメータエリア。
第２図は上記実施例のパラメータエリアの構成例
を示す図。 １……回線制御プロトコルLSI、２……コンピ
ユータ、３……DMAコントローラ、４……メモ
リ、５……高速回線、６……端末装置、７……割
込信号線、８……DMA要求線、９……データバ
ス、１０……割込制御回路、１１……制御パラメ
ータエリア、１２……受信DMA情報エリア、１
３……送信DMA情報エリア、１４……受信割込
要因エリア、１５……送信割込要因エリア、ａ…
…制御プログラム格納エリア、ｂ……送受信デー
タバツフアエリア、ｃ……パラメータエリア。
Claims (1)
- 【特許請求の範囲】 １ 高速回線に接続され、送受信のデータの直並
列変換、チエツクシーケンスの自動送出、自動チ
エツク、送受信動作の完了およびエラー発生時に
割込信号を送出する回線制御プロトコルLSI１
と、送受信データバツフアのDMA転送を制御す
るDMAコントローラ３と、これらを制御するコ
ンピユータ２と、制御プログラム格納エリアおよ
び送受信データバツフアエリアを有するメモリ４
とを備え、これらがデータバス９で接続された高
速回線のインターフエース回路において、 前記メモリは、前記回線制御プロトコルLSIに
対して発行すべき制御パラメータ、割込要因およ
び前記DMAコントローラに対して通知すべき前
記送受信データバツフアに関する情報をあらかじ
め記憶させておくためのパラメータエリアを有
し、 前記回線制御プロトコルLSIからの割込信号を
入力して前記メモリエリアから必要な制御パラメ
ータを読出して前記回線制御プロトコルLSIに発
行する手段と、前記割込信号を入力して前記送受
信データバツフアに関する情報を前記DMAコン
トローラに通知し前記メモリエリアに割込要因を
書込み前記コンピユータに割込信号を送出する手
段とを含む割込制御回路１０を備えた ことを特徴とする高速通信回線のインターフエー
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013174A JPS60158750A (ja) | 1984-01-27 | 1984-01-27 | 高速通信回線のインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013174A JPS60158750A (ja) | 1984-01-27 | 1984-01-27 | 高速通信回線のインターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60158750A JPS60158750A (ja) | 1985-08-20 |
| JPH0342740B2 true JPH0342740B2 (ja) | 1991-06-28 |
Family
ID=11825815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59013174A Granted JPS60158750A (ja) | 1984-01-27 | 1984-01-27 | 高速通信回線のインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158750A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175043A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | ル−プ型通信システムにおける送受信制御方式 |
-
1984
- 1984-01-27 JP JP59013174A patent/JPS60158750A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60158750A (ja) | 1985-08-20 |
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