JPS6382536A - チヤネル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数のサブチャネルの入出力制御を行なう
チャネル装置に係り、特にＣＰＵからの入出力起動命令
に対する処理方式に関する。

（従来の技術） この種のチャネル装置は、ＣＰＩＪから１つの入出力起
動命令を渡されると、その入出力起動命令処理（即ち、
ＣＰＵからの入出力起動命令を受付け、その命令で指定
されている主記憶の領域からサブチャネル制御情報を取
込む処理）を実施するようになっている。しかし、従来
のチャネル装置では、１つの入出力起動命令処理の実行
期間に別の入出力起動命令がＣＰＵから渡された場合、
実行中の命令処理に関する情報が失われてしまう恐れが
あった。そこで、従来のチャネル装置は、１つの入出力
起動命令処理の実行期間は、他の入出力起動命令が受付
けられないチャネル状態、即ちチャネルビジー状態とな
るように構成されていた。このため、チャネル装置が入
出力起動命令処理を実行中は、ＣＰＵからの新たな入出
力起動命令は受付けられず、ＣＰＵからみた場合複数の
入出力制御が完全に独立制御とならない問題があった。

言替えれば、ＣＰｔＪは、本来は独立の入出力制御をチ
ャネル装置の制御下でしか管理できない問題があった。

（発明が解決しようとする問題点） 上記のように、従来のチャネル装置では、チャネルビジ
ー状態の管理が必要であるため、複数の入出力制御を独
立に実行することができなかった。

この発明は上記事情に鑑みてなされたものでその目的は
、チャネルビジー状態の管理を不要にでき、複数のサブ
チャネルの入出力制御が独立に行なえるチャネル装置を
提供することにある。

［発明の構成］ （問題点を解決するための手段と作用）この発明では、
サブチャネル単位で割当てられた独立のサブチャネル情
報領域を有するサブチャネルメモリと、このサブチャネ
ルメモリのアドレスを指定する第１および第２アドレス
レジスタと、シーケンス制御回路と、先入れ先出し方式
のバッファメモリと、マイクロプロセッサとが設けられ
る。シーケンス制御回路は、サブチャネル番号とサブチ
ャネル制御情報アドレスとを含むＣＰＵからの入出力起
動命令を受けるとそのサブチャネル番号を第１アドレス
レジスタにセットし、この第１アドレスレジスタの指定
するサブチャネルメモリ内サブチャネル情報領域にサブ
チャネル番号およびサブチャネル制御情報アドレスを含
むサブチャネル情報を書込み、ＣＰＵに入出力起動命令
受付は応答を返す。また上記サブチャネル番号は、サブ
チャネルメモリへのサブチャネル情報書込みが行なわれ
る毎にバッファメモリに格納され、その都度このバッフ
ァメモリからマイクロプロセッサに割込みが入る。マイ
クロプロセッサは、この割込みを受付けると、バッファ
メモリからサブチャネル番号を取出して第２アドレスレ
ジスタにセットし、この第２アドレスレジスタの指定す
るサブチャネルメモリ内サブチャネル情報領域を参照し
て対応するサブチャネルの入出力制御を行なう。上記の
構成によれば、サブチャネル入出力制御のためのマイク
ロプロセッサの動作中にＣＰＵから他の入出力起動命令
が発行されても、サブチャネル内の対象サブチャネル情
報領域が異なり、しかもこの情報領域へのサブチャネル
情報書込みはシーケンス制御回路によりマイクロプロセ
ッサから独立に行なわれため、この命令を受付けること
が可能となる。

（実施例） 第１図はこの発明の一実施例に係るチャネル装置のブロ
ック構成を示す。同図において、１０はチャネル装置で
ある。チャネル装置１０は、制御バス１１、アドレスバ
ス１２およびデータバス１３から成るシステムバス１４
に接続されている。このシステムバス１４には、図示せ
ぬＣＰＩＪ１主記憶なども接続されている。

チャネル装置１０において、２１は制御バス１１との間
の情報入出力に供される双方向の入出力レジスタＣｌ０
Ｒ）、２２はアドレスバス１２との間の情報入出力に供
される双方向の入出力レジスタ（１０Ｒ）、２３はアド
レスバス１２どの間の情報入出力に供される双方向の入
出力レジスタ（ＩＯＲ）である。入出力レジスタ２２．
２３は、内部バス２４に接続されている。この内部バス
２４には、サブチャネルメモリ２５のデータ入出力ボー
トＤが接続されている。

サブチャネルメモリ２５のメモリ領域は、第２図に示す
ように、複数の領域（サブチャネル情報領域と呼ぶ）　
２６−０〜２６−ｍに分割される。サブチャネル情報領
域２６−ｉ　（ｉ−Ｑ〜ｍ）は、番号がｉのサブチャネ
ル＃１の入出力制御に必要となる情報（サブチャネル情
報と呼ぶ）を格納するのに用いられるもので、チャネル
装置１０に割当てられたチャネル番号が設定されるフィ
ールド２７ａ１サブチヤネル＃ｉに割当てられた番号（
サブチャネル番号〉が設定されるフィールド２７ｂ、サ
ブチャネル＃ｉの入出力制御に必要な情報（サブチャネ
ル制御情報と呼ぶ）の主記憶内格納先アドレス（サブチ
ャネル制御情報アドレスと呼ぶ）が設定されるフィール
ド２７Ｃ１サブチヤネル＃１に関する入出力制御中であ
ることを示すフラグ（Ｆ）が設定されるフィールド２７
ｄ、およびサブチャネル１ｌｉｌｌ陣情報が設定される
フィールド２７ｅを有している。なお、この実施例では
、チャネル装置１０に物理的に接続されている入出力装
置、セツション、１つの端末の送信１能、受信機能など
が、チャネル装置１０の入出力制御の対象となるサブチ
ャネルとして定義されている。

再び第１図を参照すると、３１はサブチャネルメモリ２
５に対する入出力およびシステムバス手順を実行するシ
ーケンス制御回路である。シーケンス制御回路３１は入
出力レジスタ２１および内部バス２４に接続されると共
に、アドレスレジスタ（ＡＲ）３２、アドレスライン３
３を介してサブチャネルメモリ２５のアドレスボートＡ
に接続されている。アドレスライン３３および内部バス
２４には、第３図に示すように入出力命令の種別（例え
ば入出力起動を指示する命令、入出力動作の停止を指示
する命令等）を示すコード（入出力命令種別コード）お
よびサブチャネル番号を一時格納するＦＩＦＯ（ファー
スト・イン・ファースト・アウト）バッファ３４の入力
が接続されている。このＦＩＦＯバッファ３４は、上記
の情報を格納する毎にその旨を示す信号を割込みライン
３５に出力するようになっている。この割込みライン３
５には、チャネル装置１０の中心を成しＣＰＵから要求
された入出力制御を行なうマイクロプロセッサ３６が接
続されている。

マイクロプロセッサ３６のバス（以下、マイクロプロセ
ッサバスと称する）３７には、ＦＩＦＯバッファ３４の
出力、サブチャネルメモリ２５のアドレスを指定するア
ドレスレジスタ（ＡＲ＞３８の入力が接続されている。

このアドレスレジスタ３８の出力はアドレスライン３３
に接続されている。また、マイクロプロセッサバス３７
には、主としてサブチャネルメモリ２５とマイクロプロ
セッサ３６との間の情報入出力に供される双方向の入出
力レジスタ（ＩＯＲ）３９の一方の入出力ボートが接続
されている。この入出力レジスタ３９の他方の入出力ボ
ートは、サブチャネルメモリ２５のデータ入出力ボート
Ｄおよび内部バス２４に接続されている。

次に、この発明の一実施例の動作を説明する。

今、ＣＰＵからシステムバス１４上に１−１のサブチャ
ネル＃ｉを対象とする入出力起動命令（サブチャネル入
出力起動命令）が出力されたものとする。この入出力起
動命令は、プロセッサ通信（ここではＣＰ（Ｊからチャ
ネル装置１０への通信）であることを示すファンクショ
ン情報、入出力起動命令であることを示す入出力命令種
別コード、チャネル番号、サブチャネル番号（ここでは
１）およびサブチャネル制御情報アドレスを含んでいる
。

この実施例では、上記の入出力起動命令のうち、ファン
クション情報はシステムバス１４の制御バス１１上に、
入出力命令種別コード、チャネル番号およびサブチャネ
ル番号はアドレスバス１２上に、そしてチャネル制御情
報アドレスはデータバス１３上に、それぞれ出力される
。

制御バス１１上のファンクション情報は入出力レジスタ
２１に、アドレスバス１２上の入出力命令種別コード、
チャネル番号およびサブチャネル番号は入出力レジスタ
２２に、そしてデータバス１３上のチャネル制御情報ア
ドレスは入出力レジスタ２３に、それぞれ導かれる。も
しアドレスバス１２からのチャネル番号が、チャネル装
Ｈ１０を指定している場合には、図示せぬチャネル番号
デコーダからの入力イネーブル信号により、ファンクシ
ョン情報は入出力レジスタ２１に、入出力命令種別コー
ド、チャネル番号およびサブチャネル番号は入出力レジ
スタ２２に、そしてチャネル制御情報アドレスは入出力
レジスタ２３に、それぞれセットされる。

入出力レジスタ２１にセットされたファンクション情報
はシーケンス制御回路３１に供給される。シーケンス制
御回路３１は、このファンクション情報によりＣＰＵか
らの通信を認識すると、入出力レジスタ２２から内部バ
ス２４経由でサブチャネル番号を取込み、このサブチャ
ネル番号に対応したサブチャネルメモリアドレスをアド
レスレジスタ３２にセットする。このアドレスレジスタ
３２にセットされるアドレスは、サブチャネル情報領域
２６−０〜２６−ｍのサイズが２ｎバイトであるものと
すると、サブチャネル番号とｎビットデータ（各ビット
は“０″）との連結情報であり、サブチャネル番号はサ
ブチャネルメモリ２５内サブチヤネル情報領域２６−１
を指定する上位アドレスを、ｎビットデータはサブチャ
ネル情報領域２６−１内オフセツトを指定する下位アド
レスを示す。シーケンス制御回路３１は、この下位アド
レスを順にインクリメントすることにより、入出力レジ
スタ２２にセットされている情報中のチャネル番号、サ
ブチャネル番号をサブチャネルメモリ２５のサブチャネ
ル情報領域２６−１（ここでは１−１）のフィールド２
７ａ、２７ｂニ、入出力レジスタ２３にセットされてい
るサブチャネル制御情報アドレスをフィールド２７Ｇに
、そして論理“１”のフラグ（Ｆ）をフィールド２７ｄ
に、それぞれ書込む。

次にシーケンス制御回路３１は、入出力レジスタ２２に
セットされている情報中の入出力種別コードが入出力起
動命令を示していることから、ＣＰＵからの入出力起動
命令を受付けたことを示す応答情報を入出力レジスタ２
３にセットすると共に入出力レジスタ２１にＣＰＵへの
通信であることを示すファンクション情報を設定し、シ
ステムバス１４を介しＣＰＵへの情報転送を行なう。即
ちシーケンス制御回路３１は、サブチャネルメモリ２５
のサブチャネル情報領ｔｉ！２６−ｉへの（サブチャネ
ル＃ｉに関する）サブチャネル情報書込みを行なうと、
ＣＰＵに入出力起動命令受付は応答を返す。

シーケンス制御回路３１は、ＣＰＵに応答を返すと、入
出力レジスタ２２にセットされている情報中の入出力種
別コードとアドレスレジスタ３２から出力されているサ
ブチャネルメモリアドレスの上位アドレスであるサブチ
ャネル番号とを、ＦＩＦＯバッファ３４にセットする。

このＦＩＦＯバッファ３４への情報セットが行なわれる
と、その旨を示す信号が同バッフ？３４から出力される
。この信号は、割込みライン３５を介してマイクロプロ
セッサ３６に供給され、これによりマイクロプロセッサ
３６に割込みが入る。

さて、シーケンス制御回路３１は、ＦＩＦＯ３４への上
記した情報セットを行なうと、サブチャネルメモリ２５
内のサブチャネル情報領域２６−ｉ（ここでは１−１）
のフィールド２７ｃからサブチャネル制御情報アドレス
を読出し、内部バス２４を介して入出力レジスタ２２に
セットする。次にシーケンス制御回路３１は、入出力レ
ジスタ２２にセットしたサブチャネル制御情報アドレス
を用いて図示せぬ主記憶をアクセスし、一種のＣＣＷ（
チャネル制御１１ｆｌりであるサブチャネル制御情報（
サブチャネル＃１用）を読出す。このサブチャネル制御
情報は、システムバス１４の例えばデータバス１３を介
してチャネル装置１０に転送され、入出力レジスタ２３
にセットされる。シーケンス制御回路３１は、入出力レ
ジスタ２３にセットされた主記憶からのサブチャネル＃
ｉ用サブチャネル制御情報を、サブチャネルメモリ２５
のサブチャネル情報領域２６−１のフィールド２７ｅに
書込む。

−・方、マイクロプロセッサ３６は、割込みライン３５
からの割込みを検出すると、サブチャネルメモリ２５へ
のサブチャネル情報書込みを判断し、ＦＩＦＯバッファ
３４にセットされた入出力種別コードおよびサブチャネ
ル番号をマイクロプロセッサバス３７経由で取込む。そ
してマイクロプロセッサ３６は、ＦＩＦＯバッファ３４
から取込んだサブチャネル番号で示されるサブチャネル
＃１（ここでは１−１）の入出力制御用のタスクを稼働
可能状態に設定する。即ちマイクロプロセッサ３６は、
サブチャネル＃ｉに関する処理（ここでは入出力制御）
の準備を行なう。これにより、他のサブチャネルに対応
するタスクが稼働状態になければ、サブチャネル＃１に
対応するタスクに従うサブチャネル＃１の入出力制御が
開始される。また、稼働可能状態のタスクが他にもあれ
ば、その優先順位に従って入出力１ｆｆＪＩＯが行なわ
れる。なお、この入出力制御に際しては、以下に述べる
サブチャネル制御情報読出しが行なわれる。

まずマイクロプロセッサ３６は、サブチャネルメモリ２
５におけるサブチャネル＃１用サブチャネル情報領域２
６−１のフィールド２７ｅの先頭アドレスをアドレスレ
ジスタ３８にセットする。このアドレスは、サブチャネ
ル情報領域２６−１を指定するためのサブチャネル＃ｉ
のサブチャネル番号と、フィールド２７ｅの先頭位置を
指定するためのサブチャネル情報領域２６−１内オフセ
ツト（ｎビット）との連結情報から成る。そしてマイク
ロプロセッサ３６は、アドレスレジスタ３８の下位アド
レス（ｎビットのサブチャネル情報領域２６−１内オフ
セツト）をインクリメントしながら、サブチャネルメモ
リ２５に対する読出しを行なう。これにより、サブチャ
ネルメモリ２５のサブチャネル情報領域２６−１のフィ
ールド２７ｅからサブチャネル＃ｉに関するサブチャネ
ル制御情報が順次読出される。マイクロプロセッサ３６
は、サブチャネルメモリ２５から読出されたサブチャネ
ル制御情報を入出力レジスタ３９、マイクロプロセッサ
バス３７を介して内部メモリ（図示せず）に取込む。そ
してマイクロプロセッサ３６は、この取込んだサブチャ
ネル制御情報に従ってサブチャネル＃ｉの入出力制御を
行なう。

以上のマイクロプロセッサ３６の動作中に、ＣＰＵから
他のサブチャネル＃ｊを対象とする入出力起動命令が発
行されたものとする。このサブチャネル＃ｊに関するサ
ブチャネル情報領域は、サブチャネル＃１のそれとは異
なる。このため、サブチャネル＃ｊに関するサブチャネ
ル情報は、シーケンス制御回路３１により、サブチャネ
ル＃ｉを対象とする入出力起動命令の場合と同様にして
、サブチャネル＃１に関するサブチャネル情報を消滅さ
せることなく、サブチャネルメモリ２５に確実に書込ま
れる。しかも、この書込みは、シーケンス制御回路３１
によりマイクロプロセッサ３６から独立に行なわれる。

したがってチャネル装Ｈ１０は、チャネルビジー状態の
管理を行なう必要はなく、常時ＣＰＵからの入出力起動
命令を受付けることができる。なお、サブチャネル情１
１領域２６−ｉ　（たとえば１−１）内のフラグ（Ｆ）
は、同領域内のサブチャネル制御情報アドレスの指定す
るサブチャネル制御情報に従う入出力制御がすべて終了
するとリセットされる。

［発明の効果］ 以上詳述したようにこの発明によれば、ＣＰＵからの入
出力起動命令の受付けが他の入出力起動命令処理中であ
っても行なえるので、チャネルビジー状態の管理が不要
となり、複数のサブチャネルの入出力制御が独立に行な
える。このため、幾つかのチャネルを統合化するような
場合でも、基本ソフトウェア（Ｏ８＞をそのまま利用す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るチャネル装置のブロ
ック構成図、第２図は第１図に示すサブチャネルメモリ
２５に割付けられるサブチャネル情報領域を説明する図
、第３図は第１図に示すＦＩＦＯバッファ３４に書込ま
れる情報の構造を示す図である。 １０・・・チャネル装置、１４・・・システムバス、２
１．２２゜２３、３９・・・入出力レジスタ（ＩＯＲ）
、２５・・・サブチャネルメモリ、２６〜０〜２６−ト
・サブチャネル情報領域、３１・・・シーケンス制御回
路、３２．３８・・・アドレスレジスタ（ＡＲ）、３４
・・・ＦＩＦＯバッファ、３５・・・割込みライン、３
Ｇ・・・マイクロプロセッサ。 出願人代理人　弁理士　鈴江武彦 ンステムバス１４ 第２図

Claims (1)

【特許請求の範囲】
1. サブチャネル単位で割当てられた独立の領域であって該
   当サブチャネルを示すサブチャネル番号によりアドレス
   指定可能なサブチャネル情報領域を有するサブチャネル
   メモリと、このサブチャネルメモリのアドレスを指定す
   る第１および第２アドレスレジスタと、入出力制御対象
   サブチャネルを指定するサブチャネル番号並びに入出力
   制御内容を記述したサブチャネル制御情報の主記憶内格
   納先を示すサブチャネル制御情報アドレスを含むＣＰＵ
   からの入出力起動命令を受けて上記サブチャネル番号を
   上記第１アドレスレジスタにセットし、この第１アドレ
   スレジスタの指定する上記サブチャネルメモリ内サブチ
   ャネル情報領域に上記サブチャネル番号およびサブチャ
   ネル制御情報アドレスを含むサブチャネル情報を書込ん
   で上記ＣＰＵに入出力起動命令受付け応答を返すシーケ
   ンス制御回路と、このシーケンス制御回路による上記サ
   ブチャネルメモリへのサブチャネル情報書込みが行なわ
   れる毎にこの情報中の上記サブチャネル番号を格納し、
   その旨を示す所定信号を発生する先入れ先出し方式のバ
   ッファメモリと、このバッファメモリからの上記所定信
   号を割込み信号として受け同バッファメモリから上記サ
   ブチャネル番号を取出して上記第２アドレスレジスタに
   セットし、この第２アドレスレジスタの指定する上記サ
   ブチャネルメモリ内サブチャネル情報領域を参照して対
   応するサブチャネル制御を行なうマイクロプロセッサと
   を具備することを特徴とするチャネル装置。