JPH02281352A - 自動車用制御装置のメモリチェック方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、自動車用制御装置に係り、詳しくはコンピ
ュータのメモリチェックに関するものである。

［従来技術］ 車載用機器を制御する自動車用制御装置において、近年
マイクロコンピュータを用いたものが製品化されており
、特開昭５５−１２８６４１号公報に示すように、その
マイクロコンピュータのチエツク機能を有するものがあ
る。

［発明が解決しようとする課題］ しかしながら、チェックプログラムの実行は制御系が所
定の状態、例えば、制御する内容が非常に少ない状態（
エンジン停止や車両停止）、通常の動作領域では起り得
ない状態が選ばれるため車両走行中や制御実行中におけ
る記憶素子（ＲＯＭ。

ＲＡＭ）の異常は検出できないという問題があった。

この発明の目的は、制御プログラム実行中においてもメ
モリのチエツクを行なうことができる自動車用制御装置
のメモリチェック方法を提供することにある。

［課題を解決するための手段］ この発明は、コンピュータを備え、このコンピュータに
て車載機器を制御する自動車用１ｂ制御装置において、 メモリの記憶領域を分割し、常に所定時間毎に割り込ん
で、順次前記分割した記憶領域の良否判定のためのチェ
ックプログラムを実行するようにした自動車用制御Ｓ置
のメモリチェック方法をその要旨とするものである。

［作用］ ｌ１１ｍプログラム実行中に所定時間毎に割り込んで、
順次分割した記憶領域の良否判定のためのチェックプロ
グラムが実行される。このとき、メモリの全記憶領域で
はなく分割した記憶領域、例えば２バイトのメモリの良
否判定のための動作なので、毎回の処理時間は極めて短
く制御系の処理時間に悪影響を与えることはない。

［実施例］ 以下、この発明を具体化した一実施例を図面に従って説
明する。

第３＠には、自動車用制御装置の回路図を示す。

ＩＩＪｉｌｌ装置にはマイクロコンピュータ６が備えら
れ、このコンピユーラダ６は中央処理装置（以下、ＣＰ
Ｕという）１、リードオンリメモリ（以下、ＲＯＭとい
う）２、ランダムアクセスメモリ（以下、ＲＡＭという
）３、及び入出力ボート４から構成されている。又、入
出力インターフェイス５には車載機器としてのアンチロ
ックブレーキシステムのリレー系やアクチュエータが接
続され、ＣＰＵ１は制御プログラムの実行により入出力
ボート４及び入出力インターフェイス５を介しτ車載機
器（リレー系やアクチュエータ）を制御するようになっ
ている。

又、ＣＰＵ１はリセットが解除されると、初期設定と初
期チエツクを行なった後、制御プログラムを実行してい
く。初期チエツクとしては、入出力チエツクやメモリチ
ェックを含んでいる。このｃｐｕｉには２バイトの記憶
容量をもつ汎用レジスタＸと、２バイトの記憶容量をも
つ汎用レジスタＹとが用意されている。ざらに、ＲＡＭ
３には各２バイトの容量をもつ記憶領域Ｎｌ、Ｎ２．Ｎ
３が用意されている。

第４図に示すように、ＣＰＵ１は制御プログラム実行中
においては初期のメモリチェックとは別に一定時間（５
ｍｓ毎）毎にＲＯＭ２及びＲＡＭ３のチェックプログラ
ムを実行する。又、そのＲＯＭ２及びＲＡＭ３のチエツ
クは、ＲＡＭ３の全記憶領域のチエツク→ＲＯＭ２の全
記憶領域のチエツク→ＲＡＭ３の全記憶領域のチエツク
→・・・・・・というように繰返して行なわれる。第１
図にはＲＡＭ３に対する一定時間毎（５ｍＳ毎）のメモ
リチェックのための処理を示し、第２図にはＲＯＭ２に
対する一定時間毎（５ｍｓ毎）のメモリチェックのため
の処理を示す。

ここで、本実施例においては、ＲＯＭ２の記憶容量は１
２にバイトでありＲＡＭ３の記憶容量は３５２バイトで
あり、ＲＯＭ２．ＲＡＭ３の記憶領域には１バイト毎に
アドレスが付けられている。

そして、ＲＡＭ３及びＲＯＭ２のチエツク処理は、全記
憶領域を２バイトづつに分割し、５ｍｓ毎に２バイトづ
つチエツクのための処理を★行するようになっている。

第１図において、ＣＰｔＪｌはステップ１０１でチエツ
ク中フラグＦ　ＲＡＭが「１」か「０」か判断する。こ
のチエツク中フラグＦ　ＲＡ）１は、ｒＯＪならばＲＡ
Ｍチエツク開始を表し、「１」ならばＲＡＭチエツク中
を表わすものである。そして、ＣＰＬｌｌはステップ１
０１においてＦＲＡＭ−０ならば（チエツク開始ならば
）、ステップ１０２でＦＲＡｔｌ−１と設定するととも
に、ＲＡＭ３のスタートアドレス（−ｒＯＪ　）を汎用
レジスタＸにセットする。

ＣＰＵ１はステップ１０３でＲＡＭ３における汎用レジ
スタＸに記憶された値（アドレス「０」）のデータとそ
の１つ上位のアドレス「１」のデータを汎用レジスタＹ
に退避させる。その後、ＣＰＵ１はステップ１０４でＲ
ＡＭ３のアドレス「０」に１バイトのデータＤ１を、又
、その１つ上位のアドレス「１」に１バイトのデータＤ
２を書込む。

そして、ｃｐｕｉはステップ１０５でＲＡＭ３における
アドレスｒＯＪのデータとその１つ上位のアドレス「１
」のデータを読み出し、そのデータとステップ１０４で
書込んだデータＤｉ、Ｄ２の比較を行い、一致するか否
かを判断する。ＣＰＵ１はステップ１０５において一致
していなければ、ステップ１０６でＲＡＭ異常と判定し
てｔｑ　ｔ［ｌプログラムの実行を禁止して制御を中止
する。即ち、ＲＡＭ３が異常として制御プログラムを停
止してアンチロックブレーキシステムのリレー系やアク
チュエータの出力を全て中断して外部へ異常を知らせる
。

又、ＣＰＵ１はステップ１０５において一致した場合は
ＲＡＭ３が正常と判断し、ステップ１０７で汎用レジス
タＹに退避していたデータを再び元のＲＡＭ３における
アドレス「０」とその１つ上位のアドレス「１」に書込
む。ＣＰＵ１はステップ１０８で汎用レジスタＸの記憶
内容（ｒＯＪ　）を読み出し、その値に「２」を加算し
て新たな値「２」を次回のチエツクアドレスとしてＲＡ
Ｍ３の記憶領域Ｎ１に格納する。

そして、ＣＰＬＪｌはステップ１０９で汎用レジスタＸ
に記憶されたアドレス「２」が最終アドレスに達したか
どうかチエツクし、達していなければこのルーチンを終
了する。

次回のルーチンにおいては、ＣＰＵ１はステップ１０１
においてＦＲＡＭ＝１であるので（ＲＡＭチエツク中で
あるので）、ステップ１１０でＲＡＭ３の記憶領域Ｎ１
に格納されている（ｉｉ（ｒ２ｊ）を汎用レジスタＸに
セットする。このアドレスが今回チエツクする下位アド
レスとなる。その後、ＣＰＵ１はステップ１０３〜１０
９の処理を行ない今回のルーチンを終了する。

このルーチンが繰返され、ステップ１０９において汎用
レジスタＸに記憶されたＩａ（アドレス）が最終アドレ
スに達すると、ステップ１１１でチエツク中フラグＦ　
ＲＡ）４をリセット（ＦＲＡＭ＝Ｏ）する。

このように、５ｍｓ毎にＲＡＭ３のチェックプログラム
が起動して、３５２バイトのＲＡＭ３は０．８８秒で全
記憶領域のチエツクが終了する。

又、ＲＡＭチエツクではＲＡＭ３の内容を保存してチエ
ツクする必要があり、汎用レジスタＹに保存できるだけ
のデータが一度にチエツクできる。

第２図に示すＲＯＭ２の５ｍｓ毎のメモリチェックにお
いて、ＣＰＵＩは５ｍＳ毎の１回のチエツク開始により
２バイトの記憶領域のデータを加算していき、全記憶領
域のデータの加算値と所定値とを比較する処理を実行す
る。まず、ＣＰＬＪｌはステップ２０１でチエツク中フ
ラグＦ　ＲＯＭが「１」かｒＯＪか判断する。このチエ
ツク中７ラグＦ　ＲＯＨは、ｒＯＪならばＲＯＭチエツ
ク開始を表し、「１」ならばＲＯＭチエツク中を表わす
ものである。そして、ＣＰＵ１はステップ２０１におい
てＦＲＯ）ｆ＝ｏならば（チエツク開始ならば）、ステ
ップ２０２でＦＲＯＭ＝１と設定するとともに、ＲＯＭ
２のスタートアドレス（ｒＯＪ　）を汎用レジスタＸに
セットし、ざらに、ＲＡＭ３の記憶領域Ｎ３にｒＯＪを
セットする。

ＣＰＬＪｌはステラ７２０３ＦＲＯＭ２に：ａける汎用
レジスタＸに記憶された値（アドレス「０」）のデータ
Ｄ３とその１つ上位の（アドレス「１」）のデータＤ４
を読み出す。そして、ＣＰＬＪｌはステップ２０４でそ
の読み出したデータＤ３．Ｄ４かうなる１６ビツトデー
タの加ｔｉｆ（Ｄ３ｘ２５６＋Ｄ４）を行なうとともに
、その加算値にＲＡＭ３の記憶領域Ｎ３の値（当初「０
」となっている）を加算して新たな値としてＲＡＭ３の
記憶領域Ｎ３に格納する。

ＣＰＵ１はステップ２０５で汎用レジスタＸの値（ｒＯ
Ｊ　）を読み出し、その値に「２」を加算して新たな値
（ｒ２Ｊ　）にし、その値を次回のチエツクアドレスと
してＲＡＭ３の記憶領域Ｎ２に格納する。そして、ＣＰ
Ｕ１はステップ２０６で汎用レジスタＸに記憶された値
（アドレス「２」）が最終アドレスに達したかどうかチ
エツクし、達していなければこのルーチンを終了する。

次回のルーチンにおいては、ＣＰＵＩはステップ２０１
においてＦＲＯＭ＝１であり（ＲＯＭチエツク中であり
）、ステップ２０７でＲＡＭ３の記゛憶領域Ｎ２に格納
されている値（アドレス「２」）を汎用レジスタＸにセ
ットする。このアドレスが今回チエツクする下位アドレ
スとなる。その後、ＣＰＵ１はステップ２０３〜２０６
の処理を行ないルーチンを終了する。

このルーチンが繰返され、ステップ２０６において汎用
レジスタＸに記憶された値（アドレス）が最終アドレス
に達すると、ステップ２０８でチエツク中フラグＦ　Ｒ
Ｏｔ４をリセット（ＦＲＯＭ−０）する。ざらに、ＣＰ
Ｕ１はステップ２０９でＲＡＭ３の記憶領域Ｎ３に記憶
された値の下位２バイト（１６ピツト）と所定値Ｄ５（
１６ピツト）とを比較し一致するか否かを判断する。

ＣＰＬＪｌはステップ２０９において一致していればル
ーチンを終了させるが、一致しなければ、ステップ２１
０でＲＯＭ異常と判定して制御プログラムの実行を禁止
して制御を中止する。即ち、ＲＯＭ２が異常として制御
プログラムの実行を禁止してアンチロックブレーキシス
テムのリレー系やアクチュエータの出力を全て中断して
外部へ異常を知らせる。

このよ、うに、５ｍＳ毎にＲＯＭ２のチェックプログラ
ムが起動して、１２にバイトのＲＯＭ２は３０．７２秒
で全記憶領域のチエツクが終了する。

このように本実施例は、メモリ（ＲＯＭ２及びＲＡＭ３
）の記憶領域を分割し、制御プログラム実行中に所定時
間毎（５ｍＳ＞に割り込んで、順次分割した記憶領域の
良否判定のためのチェックプログラムを実行するように
した。従って、従来、チェックプログラムの実行は制御
系が所定の状態、例えば、制御する内容が非常に少ない
状態（エンジン停止や車両停止）、通常の動作領域では
起り得ない状態が選ばれるため車両走行中や制御実行中
における記憶素子（ＲＯＭ、ＲＡＭ）の異常は検出でき
ないという問題があったが、本実施例では、メモリの記
憶領域を分割し、そのメモリの記憶領域の良否をチエツ
クするので、毎回の処理時間は短く制御系の処理時間に
影響を与えることはない。その結果、制御プログラム実
行中においても記憶素子のチエツクをすることができる
こととなる。

［発明の効果］ 以上詳述したようにこの発明によれば、制御プログラム
実行中においてもメモ、りのチエツクを行なうことがで
きる優れた効果を発揮する。

【図面の簡単な説明】

第１図はＲＡＭのメモリチェックのためのフローチャー
ト、第２図はＲＯＭのメモリチェック、のためのフロー
チャート、第３図は自動車用制御装冒の構成を示す電気
ブロック図、第４図はチェックプログラムの実行タイミ
ングを説明するためのタイムチャートである。 １はＣＰＬＩ、２はＲＯＭ、３はＲＡＭ、６はマイクロ
コンピュータ。

Claims (1)

【特許請求の範囲】
1. １．　コンピュータを備え、このコンピュータにて車載
   機器を制御する自動車用制御装置において、メモリの記
   憶領域を分割し、常に所定時間毎に割り込んで、順次前
   記分割した記憶領域の良否判定のためのチエックプログ
   ラムを実行するようにしたことを特徴とする自動車用制
   御装置のメモリチエック方法。