JPH02281352A - 自動車用制御装置のメモリチェック方法 - Google Patents
自動車用制御装置のメモリチェック方法Info
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- JPH02281352A JPH02281352A JP1104186A JP10418689A JPH02281352A JP H02281352 A JPH02281352 A JP H02281352A JP 1104186 A JP1104186 A JP 1104186A JP 10418689 A JP10418689 A JP 10418689A JP H02281352 A JPH02281352 A JP H02281352A
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- cpu
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- 238000000034 method Methods 0.000 title claims description 9
- 101150065817 ROM2 gene Proteins 0.000 description 8
- 230000005856 abnormality Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、自動車用制御装置に係り、詳しくはコンピ
ュータのメモリチェックに関するものである。
ュータのメモリチェックに関するものである。
[従来技術]
車載用機器を制御する自動車用制御装置において、近年
マイクロコンピュータを用いたものが製品化されており
、特開昭55−128641号公報に示すように、その
マイクロコンピュータのチエツク機能を有するものがあ
る。
マイクロコンピュータを用いたものが製品化されており
、特開昭55−128641号公報に示すように、その
マイクロコンピュータのチエツク機能を有するものがあ
る。
[発明が解決しようとする課題]
しかしながら、チェックプログラムの実行は制御系が所
定の状態、例えば、制御する内容が非常に少ない状態(
エンジン停止や車両停止)、通常の動作領域では起り得
ない状態が選ばれるため車両走行中や制御実行中におけ
る記憶素子(ROM。
定の状態、例えば、制御する内容が非常に少ない状態(
エンジン停止や車両停止)、通常の動作領域では起り得
ない状態が選ばれるため車両走行中や制御実行中におけ
る記憶素子(ROM。
RAM)の異常は検出できないという問題があった。
この発明の目的は、制御プログラム実行中においてもメ
モリのチエツクを行なうことができる自動車用制御装置
のメモリチェック方法を提供することにある。
モリのチエツクを行なうことができる自動車用制御装置
のメモリチェック方法を提供することにある。
[課題を解決するための手段]
この発明は、コンピュータを備え、このコンピュータに
て車載機器を制御する自動車用1b制御装置において、 メモリの記憶領域を分割し、常に所定時間毎に割り込ん
で、順次前記分割した記憶領域の良否判定のためのチェ
ックプログラムを実行するようにした自動車用制御S置
のメモリチェック方法をその要旨とするものである。
て車載機器を制御する自動車用1b制御装置において、 メモリの記憶領域を分割し、常に所定時間毎に割り込ん
で、順次前記分割した記憶領域の良否判定のためのチェ
ックプログラムを実行するようにした自動車用制御S置
のメモリチェック方法をその要旨とするものである。
[作用]
l11mプログラム実行中に所定時間毎に割り込んで、
順次分割した記憶領域の良否判定のためのチェックプロ
グラムが実行される。このとき、メモリの全記憶領域で
はなく分割した記憶領域、例えば2バイトのメモリの良
否判定のための動作なので、毎回の処理時間は極めて短
く制御系の処理時間に悪影響を与えることはない。
順次分割した記憶領域の良否判定のためのチェックプロ
グラムが実行される。このとき、メモリの全記憶領域で
はなく分割した記憶領域、例えば2バイトのメモリの良
否判定のための動作なので、毎回の処理時間は極めて短
く制御系の処理時間に悪影響を与えることはない。
[実施例]
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
第3@には、自動車用制御装置の回路図を示す。
IIJill装置にはマイクロコンピュータ6が備えら
れ、このコンピユーラダ6は中央処理装置(以下、CP
Uという)1、リードオンリメモリ(以下、ROMとい
う)2、ランダムアクセスメモリ(以下、RAMという
)3、及び入出力ボート4から構成されている。又、入
出力インターフェイス5には車載機器としてのアンチロ
ックブレーキシステムのリレー系やアクチュエータが接
続され、CPU1は制御プログラムの実行により入出力
ボート4及び入出力インターフェイス5を介しτ車載機
器(リレー系やアクチュエータ)を制御するようになっ
ている。
れ、このコンピユーラダ6は中央処理装置(以下、CP
Uという)1、リードオンリメモリ(以下、ROMとい
う)2、ランダムアクセスメモリ(以下、RAMという
)3、及び入出力ボート4から構成されている。又、入
出力インターフェイス5には車載機器としてのアンチロ
ックブレーキシステムのリレー系やアクチュエータが接
続され、CPU1は制御プログラムの実行により入出力
ボート4及び入出力インターフェイス5を介しτ車載機
器(リレー系やアクチュエータ)を制御するようになっ
ている。
又、CPU1はリセットが解除されると、初期設定と初
期チエツクを行なった後、制御プログラムを実行してい
く。初期チエツクとしては、入出力チエツクやメモリチ
ェックを含んでいる。このcpuiには2バイトの記憶
容量をもつ汎用レジスタXと、2バイトの記憶容量をも
つ汎用レジスタYとが用意されている。ざらに、RAM
3には各2バイトの容量をもつ記憶領域Nl、N2.N
3が用意されている。
期チエツクを行なった後、制御プログラムを実行してい
く。初期チエツクとしては、入出力チエツクやメモリチ
ェックを含んでいる。このcpuiには2バイトの記憶
容量をもつ汎用レジスタXと、2バイトの記憶容量をも
つ汎用レジスタYとが用意されている。ざらに、RAM
3には各2バイトの容量をもつ記憶領域Nl、N2.N
3が用意されている。
第4図に示すように、CPU1は制御プログラム実行中
においては初期のメモリチェックとは別に一定時間(5
ms毎)毎にROM2及びRAM3のチェックプログラ
ムを実行する。又、そのROM2及びRAM3のチエツ
クは、RAM3の全記憶領域のチエツク→ROM2の全
記憶領域のチエツク→RAM3の全記憶領域のチエツク
→・・・・・・というように繰返して行なわれる。第1
図にはRAM3に対する一定時間毎(5mS毎)のメモ
リチェックのための処理を示し、第2図にはROM2に
対する一定時間毎(5ms毎)のメモリチェックのため
の処理を示す。
においては初期のメモリチェックとは別に一定時間(5
ms毎)毎にROM2及びRAM3のチェックプログラ
ムを実行する。又、そのROM2及びRAM3のチエツ
クは、RAM3の全記憶領域のチエツク→ROM2の全
記憶領域のチエツク→RAM3の全記憶領域のチエツク
→・・・・・・というように繰返して行なわれる。第1
図にはRAM3に対する一定時間毎(5mS毎)のメモ
リチェックのための処理を示し、第2図にはROM2に
対する一定時間毎(5ms毎)のメモリチェックのため
の処理を示す。
ここで、本実施例においては、ROM2の記憶容量は1
2にバイトでありRAM3の記憶容量は352バイトで
あり、ROM2.RAM3の記憶領域には1バイト毎に
アドレスが付けられている。
2にバイトでありRAM3の記憶容量は352バイトで
あり、ROM2.RAM3の記憶領域には1バイト毎に
アドレスが付けられている。
そして、RAM3及びROM2のチエツク処理は、全記
憶領域を2バイトづつに分割し、5ms毎に2バイトづ
つチエツクのための処理を★行するようになっている。
憶領域を2バイトづつに分割し、5ms毎に2バイトづ
つチエツクのための処理を★行するようになっている。
第1図において、CPtJlはステップ101でチエツ
ク中フラグF RAMが「1」か「0」か判断する。こ
のチエツク中フラグF RA)1は、rOJならばRA
Mチエツク開始を表し、「1」ならばRAMチエツク中
を表わすものである。そして、CPLllはステップ1
01においてFRAM−0ならば(チエツク開始ならば
)、ステップ102でFRAtl−1と設定するととも
に、RAM3のスタートアドレス(−rOJ )を汎用
レジスタXにセットする。
ク中フラグF RAMが「1」か「0」か判断する。こ
のチエツク中フラグF RA)1は、rOJならばRA
Mチエツク開始を表し、「1」ならばRAMチエツク中
を表わすものである。そして、CPLllはステップ1
01においてFRAM−0ならば(チエツク開始ならば
)、ステップ102でFRAtl−1と設定するととも
に、RAM3のスタートアドレス(−rOJ )を汎用
レジスタXにセットする。
CPU1はステップ103でRAM3における汎用レジ
スタXに記憶された値(アドレス「0」)のデータとそ
の1つ上位のアドレス「1」のデータを汎用レジスタY
に退避させる。その後、CPU1はステップ104でR
AM3のアドレス「0」に1バイトのデータD1を、又
、その1つ上位のアドレス「1」に1バイトのデータD
2を書込む。
スタXに記憶された値(アドレス「0」)のデータとそ
の1つ上位のアドレス「1」のデータを汎用レジスタY
に退避させる。その後、CPU1はステップ104でR
AM3のアドレス「0」に1バイトのデータD1を、又
、その1つ上位のアドレス「1」に1バイトのデータD
2を書込む。
そして、cpuiはステップ105でRAM3における
アドレスrOJのデータとその1つ上位のアドレス「1
」のデータを読み出し、そのデータとステップ104で
書込んだデータDi、D2の比較を行い、一致するか否
かを判断する。CPU1はステップ105において一致
していなければ、ステップ106でRAM異常と判定し
てtq t[lプログラムの実行を禁止して制御を中止
する。即ち、RAM3が異常として制御プログラムを停
止してアンチロックブレーキシステムのリレー系やアク
チュエータの出力を全て中断して外部へ異常を知らせる
。
アドレスrOJのデータとその1つ上位のアドレス「1
」のデータを読み出し、そのデータとステップ104で
書込んだデータDi、D2の比較を行い、一致するか否
かを判断する。CPU1はステップ105において一致
していなければ、ステップ106でRAM異常と判定し
てtq t[lプログラムの実行を禁止して制御を中止
する。即ち、RAM3が異常として制御プログラムを停
止してアンチロックブレーキシステムのリレー系やアク
チュエータの出力を全て中断して外部へ異常を知らせる
。
又、CPU1はステップ105において一致した場合は
RAM3が正常と判断し、ステップ107で汎用レジス
タYに退避していたデータを再び元のRAM3における
アドレス「0」とその1つ上位のアドレス「1」に書込
む。CPU1はステップ108で汎用レジスタXの記憶
内容(rOJ )を読み出し、その値に「2」を加算し
て新たな値「2」を次回のチエツクアドレスとしてRA
M3の記憶領域N1に格納する。
RAM3が正常と判断し、ステップ107で汎用レジス
タYに退避していたデータを再び元のRAM3における
アドレス「0」とその1つ上位のアドレス「1」に書込
む。CPU1はステップ108で汎用レジスタXの記憶
内容(rOJ )を読み出し、その値に「2」を加算し
て新たな値「2」を次回のチエツクアドレスとしてRA
M3の記憶領域N1に格納する。
そして、CPLJlはステップ109で汎用レジスタX
に記憶されたアドレス「2」が最終アドレスに達したか
どうかチエツクし、達していなければこのルーチンを終
了する。
に記憶されたアドレス「2」が最終アドレスに達したか
どうかチエツクし、達していなければこのルーチンを終
了する。
次回のルーチンにおいては、CPU1はステップ101
においてFRAM=1であるので(RAMチエツク中で
あるので)、ステップ110でRAM3の記憶領域N1
に格納されている(ii(r2j)を汎用レジスタXに
セットする。このアドレスが今回チエツクする下位アド
レスとなる。その後、CPU1はステップ103〜10
9の処理を行ない今回のルーチンを終了する。
においてFRAM=1であるので(RAMチエツク中で
あるので)、ステップ110でRAM3の記憶領域N1
に格納されている(ii(r2j)を汎用レジスタXに
セットする。このアドレスが今回チエツクする下位アド
レスとなる。その後、CPU1はステップ103〜10
9の処理を行ない今回のルーチンを終了する。
このルーチンが繰返され、ステップ109において汎用
レジスタXに記憶されたIa(アドレス)が最終アドレ
スに達すると、ステップ111でチエツク中フラグF
RA)4をリセット(FRAM=O)する。
レジスタXに記憶されたIa(アドレス)が最終アドレ
スに達すると、ステップ111でチエツク中フラグF
RA)4をリセット(FRAM=O)する。
このように、5ms毎にRAM3のチェックプログラム
が起動して、352バイトのRAM3は0.88秒で全
記憶領域のチエツクが終了する。
が起動して、352バイトのRAM3は0.88秒で全
記憶領域のチエツクが終了する。
又、RAMチエツクではRAM3の内容を保存してチエ
ツクする必要があり、汎用レジスタYに保存できるだけ
のデータが一度にチエツクできる。
ツクする必要があり、汎用レジスタYに保存できるだけ
のデータが一度にチエツクできる。
第2図に示すROM2の5ms毎のメモリチェックにお
いて、CPUIは5mS毎の1回のチエツク開始により
2バイトの記憶領域のデータを加算していき、全記憶領
域のデータの加算値と所定値とを比較する処理を実行す
る。まず、CPLJlはステップ201でチエツク中フ
ラグF ROMが「1」かrOJか判断する。このチエ
ツク中7ラグF ROHは、rOJならばROMチエツ
ク開始を表し、「1」ならばROMチエツク中を表わす
ものである。そして、CPU1はステップ201におい
てFRO)f=oならば(チエツク開始ならば)、ステ
ップ202でFROM=1と設定するとともに、ROM
2のスタートアドレス(rOJ )を汎用レジスタXに
セットし、ざらに、RAM3の記憶領域N3にrOJを
セットする。
いて、CPUIは5mS毎の1回のチエツク開始により
2バイトの記憶領域のデータを加算していき、全記憶領
域のデータの加算値と所定値とを比較する処理を実行す
る。まず、CPLJlはステップ201でチエツク中フ
ラグF ROMが「1」かrOJか判断する。このチエ
ツク中7ラグF ROHは、rOJならばROMチエツ
ク開始を表し、「1」ならばROMチエツク中を表わす
ものである。そして、CPU1はステップ201におい
てFRO)f=oならば(チエツク開始ならば)、ステ
ップ202でFROM=1と設定するとともに、ROM
2のスタートアドレス(rOJ )を汎用レジスタXに
セットし、ざらに、RAM3の記憶領域N3にrOJを
セットする。
CPLJlはステラ7203FROM2に:aける汎用
レジスタXに記憶された値(アドレス「0」)のデータ
D3とその1つ上位の(アドレス「1」)のデータD4
を読み出す。そして、CPLJlはステップ204でそ
の読み出したデータD3.D4かうなる16ビツトデー
タの加tif(D3x256+D4)を行なうとともに
、その加算値にRAM3の記憶領域N3の値(当初「0
」となっている)を加算して新たな値としてRAM3の
記憶領域N3に格納する。
レジスタXに記憶された値(アドレス「0」)のデータ
D3とその1つ上位の(アドレス「1」)のデータD4
を読み出す。そして、CPLJlはステップ204でそ
の読み出したデータD3.D4かうなる16ビツトデー
タの加tif(D3x256+D4)を行なうとともに
、その加算値にRAM3の記憶領域N3の値(当初「0
」となっている)を加算して新たな値としてRAM3の
記憶領域N3に格納する。
CPU1はステップ205で汎用レジスタXの値(rO
J )を読み出し、その値に「2」を加算して新たな値
(r2J )にし、その値を次回のチエツクアドレスと
してRAM3の記憶領域N2に格納する。そして、CP
U1はステップ206で汎用レジスタXに記憶された値
(アドレス「2」)が最終アドレスに達したかどうかチ
エツクし、達していなければこのルーチンを終了する。
J )を読み出し、その値に「2」を加算して新たな値
(r2J )にし、その値を次回のチエツクアドレスと
してRAM3の記憶領域N2に格納する。そして、CP
U1はステップ206で汎用レジスタXに記憶された値
(アドレス「2」)が最終アドレスに達したかどうかチ
エツクし、達していなければこのルーチンを終了する。
次回のルーチンにおいては、CPUIはステップ201
においてFROM=1であり(ROMチエツク中であり
)、ステップ207でRAM3の記゛憶領域N2に格納
されている値(アドレス「2」)を汎用レジスタXにセ
ットする。このアドレスが今回チエツクする下位アドレ
スとなる。その後、CPU1はステップ203〜206
の処理を行ないルーチンを終了する。
においてFROM=1であり(ROMチエツク中であり
)、ステップ207でRAM3の記゛憶領域N2に格納
されている値(アドレス「2」)を汎用レジスタXにセ
ットする。このアドレスが今回チエツクする下位アドレ
スとなる。その後、CPU1はステップ203〜206
の処理を行ないルーチンを終了する。
このルーチンが繰返され、ステップ206において汎用
レジスタXに記憶された値(アドレス)が最終アドレス
に達すると、ステップ208でチエツク中フラグF R
Ot4をリセット(FROM−0)する。ざらに、CP
U1はステップ209でRAM3の記憶領域N3に記憶
された値の下位2バイト(16ピツト)と所定値D5(
16ピツト)とを比較し一致するか否かを判断する。
レジスタXに記憶された値(アドレス)が最終アドレス
に達すると、ステップ208でチエツク中フラグF R
Ot4をリセット(FROM−0)する。ざらに、CP
U1はステップ209でRAM3の記憶領域N3に記憶
された値の下位2バイト(16ピツト)と所定値D5(
16ピツト)とを比較し一致するか否かを判断する。
CPLJlはステップ209において一致していればル
ーチンを終了させるが、一致しなければ、ステップ21
0でROM異常と判定して制御プログラムの実行を禁止
して制御を中止する。即ち、ROM2が異常として制御
プログラムの実行を禁止してアンチロックブレーキシス
テムのリレー系やアクチュエータの出力を全て中断して
外部へ異常を知らせる。
ーチンを終了させるが、一致しなければ、ステップ21
0でROM異常と判定して制御プログラムの実行を禁止
して制御を中止する。即ち、ROM2が異常として制御
プログラムの実行を禁止してアンチロックブレーキシス
テムのリレー系やアクチュエータの出力を全て中断して
外部へ異常を知らせる。
このよ、うに、5mS毎にROM2のチェックプログラ
ムが起動して、12にバイトのROM2は30.72秒
で全記憶領域のチエツクが終了する。
ムが起動して、12にバイトのROM2は30.72秒
で全記憶領域のチエツクが終了する。
このように本実施例は、メモリ(ROM2及びRAM3
)の記憶領域を分割し、制御プログラム実行中に所定時
間毎(5mS>に割り込んで、順次分割した記憶領域の
良否判定のためのチェックプログラムを実行するように
した。従って、従来、チェックプログラムの実行は制御
系が所定の状態、例えば、制御する内容が非常に少ない
状態(エンジン停止や車両停止)、通常の動作領域では
起り得ない状態が選ばれるため車両走行中や制御実行中
における記憶素子(ROM、RAM)の異常は検出でき
ないという問題があったが、本実施例では、メモリの記
憶領域を分割し、そのメモリの記憶領域の良否をチエツ
クするので、毎回の処理時間は短く制御系の処理時間に
影響を与えることはない。その結果、制御プログラム実
行中においても記憶素子のチエツクをすることができる
こととなる。
)の記憶領域を分割し、制御プログラム実行中に所定時
間毎(5mS>に割り込んで、順次分割した記憶領域の
良否判定のためのチェックプログラムを実行するように
した。従って、従来、チェックプログラムの実行は制御
系が所定の状態、例えば、制御する内容が非常に少ない
状態(エンジン停止や車両停止)、通常の動作領域では
起り得ない状態が選ばれるため車両走行中や制御実行中
における記憶素子(ROM、RAM)の異常は検出でき
ないという問題があったが、本実施例では、メモリの記
憶領域を分割し、そのメモリの記憶領域の良否をチエツ
クするので、毎回の処理時間は短く制御系の処理時間に
影響を与えることはない。その結果、制御プログラム実
行中においても記憶素子のチエツクをすることができる
こととなる。
[発明の効果]
以上詳述したようにこの発明によれば、制御プログラム
実行中においてもメモ、りのチエツクを行なうことがで
きる優れた効果を発揮する。
実行中においてもメモ、りのチエツクを行なうことがで
きる優れた効果を発揮する。
第1図はRAMのメモリチェックのためのフローチャー
ト、第2図はROMのメモリチェック、のためのフロー
チャート、第3図は自動車用制御装冒の構成を示す電気
ブロック図、第4図はチェックプログラムの実行タイミ
ングを説明するためのタイムチャートである。 1はCPLI、2はROM、3はRAM、6はマイクロ
コンピュータ。
ト、第2図はROMのメモリチェック、のためのフロー
チャート、第3図は自動車用制御装冒の構成を示す電気
ブロック図、第4図はチェックプログラムの実行タイミ
ングを説明するためのタイムチャートである。 1はCPLI、2はROM、3はRAM、6はマイクロ
コンピュータ。
Claims (1)
- 1. コンピュータを備え、このコンピュータにて車載
機器を制御する自動車用制御装置において、メモリの記
憶領域を分割し、常に所定時間毎に割り込んで、順次前
記分割した記憶領域の良否判定のためのチエックプログ
ラムを実行するようにしたことを特徴とする自動車用制
御装置のメモリチエック方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1104186A JPH02281352A (ja) | 1989-04-24 | 1989-04-24 | 自動車用制御装置のメモリチェック方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1104186A JPH02281352A (ja) | 1989-04-24 | 1989-04-24 | 自動車用制御装置のメモリチェック方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02281352A true JPH02281352A (ja) | 1990-11-19 |
Family
ID=14373963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1104186A Pending JPH02281352A (ja) | 1989-04-24 | 1989-04-24 | 自動車用制御装置のメモリチェック方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02281352A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002244934A (ja) * | 2001-02-19 | 2002-08-30 | Toyo Commun Equip Co Ltd | メモリ監視装置および方法 |
JP2008148891A (ja) * | 2006-12-18 | 2008-07-03 | Daiman:Kk | 遊技機 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5841497A (ja) * | 1981-09-02 | 1983-03-10 | Toshiba Corp | メモリ制御方式 |
JPS61182150A (ja) * | 1985-02-07 | 1986-08-14 | Nec Corp | マイクロプロセツサシステムにおけるメモリ障害検出方式 |
-
1989
- 1989-04-24 JP JP1104186A patent/JPH02281352A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5841497A (ja) * | 1981-09-02 | 1983-03-10 | Toshiba Corp | メモリ制御方式 |
JPS61182150A (ja) * | 1985-02-07 | 1986-08-14 | Nec Corp | マイクロプロセツサシステムにおけるメモリ障害検出方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002244934A (ja) * | 2001-02-19 | 2002-08-30 | Toyo Commun Equip Co Ltd | メモリ監視装置および方法 |
JP2008148891A (ja) * | 2006-12-18 | 2008-07-03 | Daiman:Kk | 遊技機 |
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