JPS6227855A - 初期プログラム・ロ−デイング固定記憶装置削除方式 - Google Patents
初期プログラム・ロ−デイング固定記憶装置削除方式Info
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- JPS6227855A JPS6227855A JP16807085A JP16807085A JPS6227855A JP S6227855 A JPS6227855 A JP S6227855A JP 16807085 A JP16807085 A JP 16807085A JP 16807085 A JP16807085 A JP 16807085A JP S6227855 A JPS6227855 A JP S6227855A
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- cpu
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- processor section
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野〕
本発明は、特にマルチＣＰＵ （中央処理装置）構成の
電子計算機システムに於いて、スレーブＣＰＵ側の初期
プログラム・ローディング（ＩＰＬ）固定記憶装置を削
除する初期プログラム・ローディング（Ｉ ＰＬ）固定
記憶装置削除方式に関する。
電子計算機システムに於いて、スレーブＣＰＵ側の初期
プログラム・ローディング（ＩＰＬ）固定記憶装置を削
除する初期プログラム・ローディング（Ｉ ＰＬ）固定
記憶装置削除方式に関する。
［従来技術とその問題点］
近年、多重処理を目的として、又はシステムの信頼性を
高めるために、マルチＣＰＬＩ構成の電子計ｖｉａシス
テムが用いられている。第２図は、このようなシステム
の構成を示すもので、図中１０はマスクＣＰＵ部、２０
はスレーブｃｐｕ８１！である。
高めるために、マルチＣＰＬＩ構成の電子計ｖｉａシス
テムが用いられている。第２図は、このようなシステム
の構成を示すもので、図中１０はマスクＣＰＵ部、２０
はスレーブｃｐｕ８１！である。
上記マスクＣＰＵ部１０は、マスタＣＰ Ｕ １１．初
期プログラム・ローディング固定記憶装置（ＩＰＬＲＯ
Ｍ）１２．等速呼出配憶装置（ＲＡＭ）１３等から構成
されるもので、これらマスタｃ ｐ ｕ ｉｌ。
期プログラム・ローディング固定記憶装置（ＩＰＬＲＯ
Ｍ）１２．等速呼出配憶装置（ＲＡＭ）１３等から構成
されるもので、これらマスタｃ ｐ ｕ ｉｌ。
ＩＰＬ ＲＯＭ１２．ＲＡＭ１３等は、マスタＣＰＵ
バス１４を介してそれぞれ接続されている。
バス１４を介してそれぞれ接続されている。
上記スレーブＣＰＵ部２０は、スＬ／−７ＣＰ Ｕ ２
１゜ＩＰＬ ＲＯＭ２２．ＲＡＭ２３． 入／出力（
Ｉｌｏ）制御回路２４等から構成されており、これらは
スレーブＣＰＵバス２５を介してそれぞれ接続されてい
る。
１゜ＩＰＬ ＲＯＭ２２．ＲＡＭ２３． 入／出力（
Ｉｌｏ）制御回路２４等から構成されており、これらは
スレーブＣＰＵバス２５を介してそれぞれ接続されてい
る。
このようなマスク０１０部１ｏとスレー７０１０部２０
は、インタフェース回路３ｏを介して接続されている。
は、インタフェース回路３ｏを介して接続されている。
なお、第２図では、デュアルｃＰＵ構成の場合のシステ
ムを示しているが、図中に点線で示したように、同様の
構成のスレーブＣＰＵバス２゜を同様にＩＦ回路３０を
介して上記マスクＣＰＵ部１０に接続して、さらにマル
チＣＰＵ構成のシステムとすることができる。
ムを示しているが、図中に点線で示したように、同様の
構成のスレーブＣＰＵバス２゜を同様にＩＦ回路３０を
介して上記マスクＣＰＵ部１０に接続して、さらにマル
チＣＰＵ構成のシステムとすることができる。
Ｉ ＰＬ ＲＯＭ１２．２２４ＣＧ、ｔ、ツレぞれ各
ＣＰＵ部１０．２０のＬＳＩ各種の初期設定、ハード・
チェック等用の初期プログラムが格納されている。よっ
て、上記のようなシステムでは、システム起動後に、マ
スクＣＰＵ部１０．スレーブＣＰＵ部２０のそれぞれが
、それぞれのＩＰＬ ＲＯＭ１２．２２に格納された
初期プログラムに従って、ＬＳＩ各種の初期設定、ハー
ド・チェック等を実行した後に、必要な動作モードに入
るのが普通であった。
ＣＰＵ部１０．２０のＬＳＩ各種の初期設定、ハード・
チェック等用の初期プログラムが格納されている。よっ
て、上記のようなシステムでは、システム起動後に、マ
スクＣＰＵ部１０．スレーブＣＰＵ部２０のそれぞれが
、それぞれのＩＰＬ ＲＯＭ１２．２２に格納された
初期プログラムに従って、ＬＳＩ各種の初期設定、ハー
ド・チェック等を実行した後に、必要な動作モードに入
るのが普通であった。
従って、マスク０１０部１０側にも、スレーブＣＰｔＪ
部２０側にも、初期プログラム格納用のＩＰＬ ＲＯ
Ｍが必要なものであるが、これらはＲＯＭであるため、
仕様変更に対する対応性が低かった。また、ＩＰＬ
ＲＯＭは、各ＣＰ Ｕ １１゜２１が８ピツトＣＰＵの
場合では１個、１６ビツトＣＰＣＩの場合では２個必要
となるため、実装密度の低減及びコストの低減を阻害す
るという欠点も有していた。
部２０側にも、初期プログラム格納用のＩＰＬ ＲＯ
Ｍが必要なものであるが、これらはＲＯＭであるため、
仕様変更に対する対応性が低かった。また、ＩＰＬ
ＲＯＭは、各ＣＰ Ｕ １１゜２１が８ピツトＣＰＵの
場合では１個、１６ビツトＣＰＣＩの場合では２個必要
となるため、実装密度の低減及びコストの低減を阻害す
るという欠点も有していた。
［発明の目的コ
本発明は上記のような実情に鑑みて成されたもので、マ
ルチＣＰＵ構成時に、１個又は複数個接続されるスレー
ブＣＰＵバスの初期プログラム・ローディング固定記憶
装置を削除し、以て仕様変更に対する対応性を高め、且
つ実装密度の低減及びコストの低減を可能とする初期プ
ログラム・ローディング固定記憶装置削除方式を提供す
ることを目的とする。
ルチＣＰＵ構成時に、１個又は複数個接続されるスレー
ブＣＰＵバスの初期プログラム・ローディング固定記憶
装置を削除し、以て仕様変更に対する対応性を高め、且
つ実装密度の低減及びコストの低減を可能とする初期プ
ログラム・ローディング固定記憶装置削除方式を提供す
ることを目的とする。
［発明の要点］
本発明は、このような目的を達成するために、スレーブ
ＣＰＵ部のＲＡＭを、マスクＣＰＵ部からもアクセスし
得るようなコモン・メモリ方式とし、システムの起動時
に、本来スレー７０１０部のＩＰＬ ＲＯＭに格納し
ておくべきスレーブＣＰＵバス用の初期プログラムを、
マスクＣＰＵ部から上記コモン・メモリ部へ転送し、そ
の転送後、スレーブＣＰＬＪのリセットを解除して、上
記初期プログラムがスレーブＣＰＵ部で実行されるよう
にすることによって、スレーブＣＰＵ部のＩＰＬＲＯＭ
を削除したことを特徴とする。
ＣＰＵ部のＲＡＭを、マスクＣＰＵ部からもアクセスし
得るようなコモン・メモリ方式とし、システムの起動時
に、本来スレー７０１０部のＩＰＬ ＲＯＭに格納し
ておくべきスレーブＣＰＵバス用の初期プログラムを、
マスクＣＰＵ部から上記コモン・メモリ部へ転送し、そ
の転送後、スレーブＣＰＬＪのリセットを解除して、上
記初期プログラムがスレーブＣＰＵ部で実行されるよう
にすることによって、スレーブＣＰＵ部のＩＰＬＲＯＭ
を削除したことを特徴とする。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。第１
図はその構成を示すもので、図中１００はマスクＣＰＵ
部、２００はスレーブＣＰＵ部である。
図はその構成を示すもので、図中１００はマスクＣＰＵ
部、２００はスレーブＣＰＵ部である。
上記マスタＣＰＵ部１００は、マスタＣＰ（Ｊｌｌｏ。
ＩＰＬ ＲＯＭ１２０．ＲＡＭ１３０．外部記憶装置
制御回路１４０等から構成されるもので、これらは、マ
スタＣＰｕバス１５０を介してそれぞれ接続されている
。
制御回路１４０等から構成されるもので、これらは、マ
スタＣＰｕバス１５０を介してそれぞれ接続されている
。
上記スレーブＣＰＵ部２００は、スレーブｃｐｕ２１０
、 Ｉ １０ｉｌｌｉ１１回路２２０等から構成さ
れており、これらはスレーブＣＰＵバス２３０を介して
それぞれ接続されている。
、 Ｉ １０ｉｌｌｉ１１回路２２０等から構成さ
れており、これらはスレーブＣＰＵバス２３０を介して
それぞれ接続されている。
このようなマスタＣＰＵ部１００と、スレ−７ＣＰＵ部
２００は、コモンＲＡＭ及びインタフェース（ＩＦ＞回
路３００を介して接続されている。また、上記スレーブ
ＣＰＵ部２００は、上記コモンＲＡＭ及びＩＦ回路３０
０からリセット信号が供給されるように、リセット・ラ
イン２４０によって、上記コモンＲＡＭ及びＩＦ回路３
００と接続されている。
２００は、コモンＲＡＭ及びインタフェース（ＩＦ＞回
路３００を介して接続されている。また、上記スレーブ
ＣＰＵ部２００は、上記コモンＲＡＭ及びＩＦ回路３０
０からリセット信号が供給されるように、リセット・ラ
イン２４０によって、上記コモンＲＡＭ及びＩＦ回路３
００と接続されている。
このような構成のシステムに於いて、システムの起動か
らスレーブＣＰＵ部２００が動作可能な状態になるまで
の過程を、以下、順を追って説明する。即ち、 （１） まず、システムが起動されると、上記マスタ
ＣＰＵ部１００のＩＰＬ ＲＯＭ１２０に格納されて
いる初期プログラムが実行され、通常のＬＳＩ初期設定
、ハード・チェック等が成された後、上記外部記憶装置
制御回路１４０が起動されて、外部記憶装置（図示せず
）からメイン・プログラム及びスレー１０８０部２００
用の初期プログラムが、上記ＲＡＭ１３０ヘロードされ
る。但しこの場合、上記スレーブＣＰ Ｕ２１０には、
システムの起動後絶えず、上記コモンＲＡＭ及びＩＦ回
路３００からリセット信号が上記リセット・ライン２４
０を介して送られ続けている。
らスレーブＣＰＵ部２００が動作可能な状態になるまで
の過程を、以下、順を追って説明する。即ち、 （１） まず、システムが起動されると、上記マスタ
ＣＰＵ部１００のＩＰＬ ＲＯＭ１２０に格納されて
いる初期プログラムが実行され、通常のＬＳＩ初期設定
、ハード・チェック等が成された後、上記外部記憶装置
制御回路１４０が起動されて、外部記憶装置（図示せず
）からメイン・プログラム及びスレー１０８０部２００
用の初期プログラムが、上記ＲＡＭ１３０ヘロードされ
る。但しこの場合、上記スレーブＣＰ Ｕ２１０には、
システムの起動後絶えず、上記コモンＲＡＭ及びＩＦ回
路３００からリセット信号が上記リセット・ライン２４
０を介して送られ続けている。
（′２Ｊ 次に、上記スレーブＣＰＵ部２００の動作
を可能とするために、上記ＲＡ Ｍ １３０に格納され
たスレー１０８０部２００用の初期プログラムが、上記
コモンＲＡＭ及びＩＦ回路３００に転送される。
を可能とするために、上記ＲＡ Ｍ １３０に格納され
たスレー１０８０部２００用の初期プログラムが、上記
コモンＲＡＭ及びＩＦ回路３００に転送される。
（ａ 上記転送の後に、前述したようにシステムの起動
から絶えずかけられ続けていた、上記スレーブＣＰＵ２
１０のリセットが解除され、上記コモンＲＡＭ及びＩＦ
回路３００に転送格納されたスレー１０８０部２００用
の初期プログラムが実行され、上記スレーブＣＰＵ部２
００のＬＳＩの初期設定。
から絶えずかけられ続けていた、上記スレーブＣＰＵ２
１０のリセットが解除され、上記コモンＲＡＭ及びＩＦ
回路３００に転送格納されたスレー１０８０部２００用
の初期プログラムが実行され、上記スレーブＣＰＵ部２
００のＬＳＩの初期設定。
ハード・チェック等が行なわれ、それらの完了後、上記
スレーブＣＰＵ部２００が動作可能な状態とされる。
スレーブＣＰＵ部２００が動作可能な状態とされる。
（揚 以降、上記マスタＣＰ Ｕ １１０とスレーブＣ
Ｐ Ｕ ２１０とのコマンド及びデータのやりとりに必
要なメモリ領域が、上記コモンＲＡＭ及びＩＦ回路３０
０（予め設定されたアドレス領１１りに確保され、所定
の動作が行なわれる。
Ｐ Ｕ ２１０とのコマンド及びデータのやりとりに必
要なメモリ領域が、上記コモンＲＡＭ及びＩＦ回路３０
０（予め設定されたアドレス領１１りに確保され、所定
の動作が行なわれる。
このように、本来、スレーブＣＰＵ部２００に構成した
ＩＰＬ ＲＯＭに格納しておくような初期プログラム
を、マスタＣＰＵ部１００からスレーブＣＰＵ部２００
に転送するようにしたことにより、スレ−７ＣＰＩＪ部
２００（７）ＩＰＬ ＲＯＭ１１１することが可能と
なる。
ＩＰＬ ＲＯＭに格納しておくような初期プログラム
を、マスタＣＰＵ部１００からスレーブＣＰＵ部２００
に転送するようにしたことにより、スレ−７ＣＰＩＪ部
２００（７）ＩＰＬ ＲＯＭ１１１することが可能と
なる。
なお、第１図はデュアルＣＰＬＪ構成の場合のシステム
を示しているが、図中に点線で示すように、同様の構成
のスレーブＣＰＵ側部２００を同様にコモンＲＡＭ及び
！Ｆ回路３００を介して上記マスタＣＰＵ部１００に接
続して、ざらにマルチＣＰＵ構成のシステムとすること
ができる。
を示しているが、図中に点線で示すように、同様の構成
のスレーブＣＰＵ側部２００を同様にコモンＲＡＭ及び
！Ｆ回路３００を介して上記マスタＣＰＵ部１００に接
続して、ざらにマルチＣＰＵ構成のシステムとすること
ができる。
［発明の効果コ
以上詳述したように、本発明によれば、マルチＣＰＵ構
成時に、１個又は複数個接続されるスレーブＣＰＵ側の
初期プログラム・ローディング固定記憶装置を削除し得
、以て仕様変更に対する対応性を高めると共に、実装密
度の低減及びコストの低減を可能とする初期プログラム
・ローディング固定記憶４！置削除方式を提供すること
ができる。
成時に、１個又は複数個接続されるスレーブＣＰＵ側の
初期プログラム・ローディング固定記憶装置を削除し得
、以て仕様変更に対する対応性を高めると共に、実装密
度の低減及びコストの低減を可能とする初期プログラム
・ローディング固定記憶４！置削除方式を提供すること
ができる。
第１図は本発明の一実施例に係る初期プログラム・ロー
ディング固定記憶装置削除方式によりスレーブＣＰＵ部
の初期プログラム・ローディング固定記憶装置の除去さ
れたマルチＣＰＵ構成の電子計算機システムのブロック
構成図、第２図は従来のマルチＣＰＵ構成の電子計篩機
システムのブロック構成図である。 １００・・・マスタＣＰＵ部、 １１０・・・マスタＣＰＬＩ。 １２０・・・ＩＰＬ ＲＯＭ、 １３０・・・ＲＡＭ。 １４０・・・外部記憶装置制御回路、 ２００・・・スレーブＣＰＵ部、 ２１０・・・スレーブＣＰＵ１ ２２０・・・Ｉ ／ ０１１１１１１回路、３００・・
・コモンＲＡＭ及びＩＦ回路。
ディング固定記憶装置削除方式によりスレーブＣＰＵ部
の初期プログラム・ローディング固定記憶装置の除去さ
れたマルチＣＰＵ構成の電子計算機システムのブロック
構成図、第２図は従来のマルチＣＰＵ構成の電子計篩機
システムのブロック構成図である。 １００・・・マスタＣＰＵ部、 １１０・・・マスタＣＰＬＩ。 １２０・・・ＩＰＬ ＲＯＭ、 １３０・・・ＲＡＭ。 １４０・・・外部記憶装置制御回路、 ２００・・・スレーブＣＰＵ部、 ２１０・・・スレーブＣＰＵ１ ２２０・・・Ｉ ／ ０１１１１１１回路、３００・・
・コモンＲＡＭ及びＩＦ回路。
Claims (1)
- マスタ・プロセッサ部と複数のスレーブ・プロセッサ部
とからなるマルチ・プロセッサ構成の電子計算機システ
ムに於いて、該システムの起動後、各スレーブ・プロセ
ッサ部のスレーブ・プロセッサにリセットをかけ続ける
と共に、上記マスタ・プロセッサ部内の初期プログラム
・ローディング固定記憶装置に格納されたマスタ・プロ
セッサ部用の初期プログラムを実行させた後、各スレー
ブプロセッサ部用の初期プログラムを外部記憶手段から
上記マスタ・プロセッサ部内に構成された記憶手段にロ
ードし、該記憶手段に格納された上記スレーブ・プロセ
ッサ部用の初期プログラムを上記メイン・プロセッサ部
と各スレーブ・プロセッサ部とのインタフェースを兼ね
た上記スレーブ・プロセッサ部に対応して設けられた複
数の共通記憶手段に転送した後、上記各スレーブ・プロ
セッサのリセットを解除して、上記共通記憶手段に転送
格納された上記スレーブ・プロセッサ部用の初期プログ
ラムを各スレーブ・プロセッサ部で実行させるようにし
たことによって、各スレーブ・プロセッサ部用の初期プ
ログラム・ローディング固定記憶装置を削除し得るよう
にしたことを特徴とする初期プログラム・ローディング
固定記憶装置削除方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16807085A JPS6227855A (ja) | 1985-07-30 | 1985-07-30 | 初期プログラム・ロ−デイング固定記憶装置削除方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16807085A JPS6227855A (ja) | 1985-07-30 | 1985-07-30 | 初期プログラム・ロ−デイング固定記憶装置削除方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6227855A true JPS6227855A (ja) | 1987-02-05 |
Family
ID=15861279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16807085A Pending JPS6227855A (ja) | 1985-07-30 | 1985-07-30 | 初期プログラム・ロ−デイング固定記憶装置削除方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6227855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244256A (ja) * | 1987-03-31 | 1988-10-11 | Nec Corp | マルチプロセツサ制御方式 |
| JPH03164498A (ja) * | 1989-11-22 | 1991-07-16 | Nec Corp | 半導体気相成長装置の制御方式 |
-
1985
- 1985-07-30 JP JP16807085A patent/JPS6227855A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244256A (ja) * | 1987-03-31 | 1988-10-11 | Nec Corp | マルチプロセツサ制御方式 |
| JPH03164498A (ja) * | 1989-11-22 | 1991-07-16 | Nec Corp | 半導体気相成長装置の制御方式 |
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