JPH02280316A - 集積回路のパターン形成方法 - Google Patents
集積回路のパターン形成方法Info
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- JPH02280316A JPH02280316A JP10222389A JP10222389A JPH02280316A JP H02280316 A JPH02280316 A JP H02280316A JP 10222389 A JP10222389 A JP 10222389A JP 10222389 A JP10222389 A JP 10222389A JP H02280316 A JPH02280316 A JP H02280316A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３産業上の利用分野］
この発明は、ＶＬＳ Ｉのような集積回路のパターン形
成方法に関する。
成方法に関する。
近年、集積回路の微細化が進むに連れてより細幅の配線
パターンを形成することが要望されるようになっており
、このような要望に応えうるパターン形成方法の１つと
して３層レジスト・プロセスといわれる方法が知られて
いる。
パターンを形成することが要望されるようになっており
、このような要望に応えうるパターン形成方法の１つと
して３層レジスト・プロセスといわれる方法が知られて
いる。
この３層レジスト・プロセスにおいては、まず、第２図
（ａ）で示すように、半導体基板１）ｆ：覆うアルミニ
ウム（Ａ１）などからなる被加工膜２上に下側レジスト
層３を塗布形成し、かつ、この下側レジスト層３上にス
ピンオングラス（ＳＯＧ）などからなる中間層４を形成
したのち、この中間層４上に上側レジスト層５を塗布形
成する。そして、第２図（ｂ）で示すように、電子ビー
ムや光、Ｘ線などを用いたりソグラフィによって上側レ
ジスト層５をパターニングしたうえ、第２図（ｃ）で示
すように、上側レジストＮ５の残存部５ａをマスクとす
る反応性イオンエツチング（以下、ＲＹＥという）など
によって中間層４をパターニングする。
（ａ）で示すように、半導体基板１）ｆ：覆うアルミニ
ウム（Ａ１）などからなる被加工膜２上に下側レジスト
層３を塗布形成し、かつ、この下側レジスト層３上にス
ピンオングラス（ＳＯＧ）などからなる中間層４を形成
したのち、この中間層４上に上側レジスト層５を塗布形
成する。そして、第２図（ｂ）で示すように、電子ビー
ムや光、Ｘ線などを用いたりソグラフィによって上側レ
ジスト層５をパターニングしたうえ、第２図（ｃ）で示
すように、上側レジストＮ５の残存部５ａをマスクとす
る反応性イオンエツチング（以下、ＲＹＥという）など
によって中間層４をパターニングする。
つぎに、第２図（ｄ）で示すように、中間層４の残存部
４ａをマスクとして酸素（Ｏｔ ）プラズマを用いるＲ
ＩＦ、などによって下側レジストＮ３をパターニングす
ると同時に、上側レジスト層５の残存部５ａを除去する
。さらに、第２図（ｅ）で示すように、下側レジスト層
３の残存部３ａ上に堆積した中間層４の残存部４ａをＲ
ＴＥなどによって除去したのち、第２図（ｆ）で示すよ
うに、下側レジスト層３の残存部３ａをマスクとするＲ
ＪＥによって被加工膜２をパターニングする。
４ａをマスクとして酸素（Ｏｔ ）プラズマを用いるＲ
ＩＦ、などによって下側レジストＮ３をパターニングす
ると同時に、上側レジスト層５の残存部５ａを除去する
。さらに、第２図（ｅ）で示すように、下側レジスト層
３の残存部３ａ上に堆積した中間層４の残存部４ａをＲ
ＴＥなどによって除去したのち、第２図（ｆ）で示すよ
うに、下側レジスト層３の残存部３ａをマスクとするＲ
ＪＥによって被加工膜２をパターニングする。
ところで、前記従来のパターン形成方法においては、パ
ターニング工程が多いため、手間がかかるとともに、コ
ストアップを招いてしまうという不都合があった。
ターニング工程が多いため、手間がかかるとともに、コ
ストアップを招いてしまうという不都合があった。
この発明は、このような不都合に鑑みて創案されたもの
であって、パターニング工程の省略を図ることが可能な
集積回路のパターン形成方法を提供することを目的とし
ている。
であって、パターニング工程の省略を図ることが可能な
集積回路のパターン形成方法を提供することを目的とし
ている。
この発明方法は、３Ｎレジスト・プロセスを用いる集積
回路のパターン形成方法であって、半導体基板もしくは
これを覆う被加工膜上に下側レジスト層を塗布形成し、
かつ、この下側レジスト層上に前記半導体基板もしくは
被加工膜と同一材料からなる中間層を堆積したのち、こ
の中間層上に上側レジスト層を塗布形成する工程と、前
記上側レジスト層をパターニングし、その残存部をマス
クとして前記中間層をパターニングしたのち、その残存
部をマスクとして下側レジスト層をパターニングすると
同時に、前記上側レジスト層の残存部を除去する工程と
、前記下側レジスト層の残存部をマスクとして前記半導
体基板もしくは被加工膜をパターニングすると同時に、
前記中間層の残存部を除去する工程とを含むことを特徴
とするものである。
回路のパターン形成方法であって、半導体基板もしくは
これを覆う被加工膜上に下側レジスト層を塗布形成し、
かつ、この下側レジスト層上に前記半導体基板もしくは
被加工膜と同一材料からなる中間層を堆積したのち、こ
の中間層上に上側レジスト層を塗布形成する工程と、前
記上側レジスト層をパターニングし、その残存部をマス
クとして前記中間層をパターニングしたのち、その残存
部をマスクとして下側レジスト層をパターニングすると
同時に、前記上側レジスト層の残存部を除去する工程と
、前記下側レジスト層の残存部をマスクとして前記半導
体基板もしくは被加工膜をパターニングすると同時に、
前記中間層の残存部を除去する工程とを含むことを特徴
とするものである。
上記方法によれば、あらかじめ半導体基板もしくは被加
工膜と同一材料からなる中間層を堆積しているので、半
４体基板もしくは被加工膜のパタニングと先にパターニ
ングされた中間層の残存部の除去とが同時に行われるこ
とになる。
工膜と同一材料からなる中間層を堆積しているので、半
４体基板もしくは被加工膜のパタニングと先にパターニ
ングされた中間層の残存部の除去とが同時に行われるこ
とになる。
以下、この発明方法の一実施例を図面に基づいて説明す
る。
る。
第１図（ａ）〜（ｅ）は、本発明方法による４Ｊ＃１回
路のパターン形成手順を示す工程断面図である。
路のパターン形成手順を示す工程断面図である。
なお、本実施例における手順は、その被加工膜と中間層
とが同一材料からなるものである点を除き、前述した従
来例と異ならないので、第１図（ａ）〜（ｅ）において
第２［（ａ）〜（ｆ）と互いに同一もしくは相当する部
分については同一符号を付している。
とが同一材料からなるものである点を除き、前述した従
来例と異ならないので、第１図（ａ）〜（ｅ）において
第２［（ａ）〜（ｆ）と互いに同一もしくは相当する部
分については同一符号を付している。
本実施例にかかる３Ｎレジスト・プロセスにおいては、
まず、第１図（ａ）で示すように、半導体基板１を覆う
アルミニウム（Ａ１）などからなる被加工膜２上に下側
レジスト層３を塗布形成し、かつ、この下側レジスト層
３上に前記被加工膜と同一材料、すなわち、アルミニウ
ム（Ａｆｉ）などからなる中間Ｎ４をスパッタリングや
革着などによって堆積したのち、この中間層４上に上側
レジスト層５を塗布形成する。
まず、第１図（ａ）で示すように、半導体基板１を覆う
アルミニウム（Ａ１）などからなる被加工膜２上に下側
レジスト層３を塗布形成し、かつ、この下側レジスト層
３上に前記被加工膜と同一材料、すなわち、アルミニウ
ム（Ａｆｉ）などからなる中間Ｎ４をスパッタリングや
革着などによって堆積したのち、この中間層４上に上側
レジスト層５を塗布形成する。
そして、第１図（ｂ）で示すように、電子ビームや光な
どを用いたりソグラフィによって上側レジスト層５をパ
ターニングしたのち、第１［１Ｊ（ｃ）で示すように、
上側レジストＷＩ５の残存部５ａをマスクとするＲＩＥ
などによって中間層４をパターニングする。つぎに、第
１図（ｄ）で示すように、中間層４の残存部４ａをマス
クとして酸素（０２）プラズマを用いるＲＴＥなどによ
って下側レジスト層３をパターニングすると同時に、上
側レジスト層５の残存部５ａを除去する。なお、ここま
での工程は、前述した従来例と同様である。
どを用いたりソグラフィによって上側レジスト層５をパ
ターニングしたのち、第１［１Ｊ（ｃ）で示すように、
上側レジストＷＩ５の残存部５ａをマスクとするＲＩＥ
などによって中間層４をパターニングする。つぎに、第
１図（ｄ）で示すように、中間層４の残存部４ａをマス
クとして酸素（０２）プラズマを用いるＲＴＥなどによ
って下側レジスト層３をパターニングすると同時に、上
側レジスト層５の残存部５ａを除去する。なお、ここま
での工程は、前述した従来例と同様である。
さらに、続いて、第１図（ｃ）で示すように、下側レジ
スト層３の残存部３ａをマスクとするＲＩＥによって被
加工膜２をパターニングする。ところが、このとき、中
間層４が被加工膜２と同一材料、すなわち、アルミニウ
ム（ＡＮ）によって形成されていることから、先にパタ
ーニングされた中間層４の残存部４ａが被加工膜２のパ
ターニングと同時に除去されることになる。したがって
、従来例における第２図（ｅ）で示したように、下側レ
ジスト層３の残存部３ａ上に堆積した中間Ｎ４の残存部
４ａをわざわざＲＩＥなどによって除去しておく必要が
なくなる。
スト層３の残存部３ａをマスクとするＲＩＥによって被
加工膜２をパターニングする。ところが、このとき、中
間層４が被加工膜２と同一材料、すなわち、アルミニウ
ム（ＡＮ）によって形成されていることから、先にパタ
ーニングされた中間層４の残存部４ａが被加工膜２のパ
ターニングと同時に除去されることになる。したがって
、従来例における第２図（ｅ）で示したように、下側レ
ジスト層３の残存部３ａ上に堆積した中間Ｎ４の残存部
４ａをわざわざＲＩＥなどによって除去しておく必要が
なくなる。
なお、以上の説明においては、被加工膜２及び中間層４
がアルミニウム（Ａｊりであるものとしているが、これ
らの形成材料は１Ｍに限定されず、例えば、被加工１１
９２が酸化膜などである場合は中間層４も酸化膜などに
よって構成されることになる。また、本実施例では、半
導体基板ｌの被加工膜２をパターニングするものとして
説明したが、これに限定されるものではなく、例えば、
半導体基板ｌに素子分離用の溝、いわゆるトレンチを形
成する場合などにも本発明方法を適用することが可能で
あることはいうまでもない。
がアルミニウム（Ａｊりであるものとしているが、これ
らの形成材料は１Ｍに限定されず、例えば、被加工１１
９２が酸化膜などである場合は中間層４も酸化膜などに
よって構成されることになる。また、本実施例では、半
導体基板ｌの被加工膜２をパターニングするものとして
説明したが、これに限定されるものではなく、例えば、
半導体基板ｌに素子分離用の溝、いわゆるトレンチを形
成する場合などにも本発明方法を適用することが可能で
あることはいうまでもない。
以上説明したように、この発明方法によれば、あらかじ
め半導体基板もしくはこれを覆う被加工膜と同一材料か
らなる中間層を堆積したうえ、半導体基板もしくは被加
工膜のパターニングと先にパターニングされた中間層の
残存部の除去とを同時に行うことになるので、従来例の
ように、中間層の残存部だけをわざわざ除去する必要が
なくなる結果、パターニング工程を省略することができ
る。したがって、これに要する手間を削減するとともに
、コストダウンを図ることができるという効果が得られ
る。
め半導体基板もしくはこれを覆う被加工膜と同一材料か
らなる中間層を堆積したうえ、半導体基板もしくは被加
工膜のパターニングと先にパターニングされた中間層の
残存部の除去とを同時に行うことになるので、従来例の
ように、中間層の残存部だけをわざわざ除去する必要が
なくなる結果、パターニング工程を省略することができ
る。したがって、これに要する手間を削減するとともに
、コストダウンを図ることができるという効果が得られ
る。
第１図（ａ）〜（ｅ）は本発明方法による集積回路のパ
ターン形成手順を示す工程断面図であり、第２図（ａ）
〜（ｆ）は従来方法による集積回路のパターン形成手順
を示す工程断面図である。 図における符号１は半導体基板、２は被加工膜、３は下
側レジスト層、３ａはその残存部、４は中間層、４ａは
その残存部、５は上側レジス１−Ｆｌ、５ａはその残存
部である。 なお、図中の同一符号は、互いに同一もしくは相当する
部品、部分を示している。 第２図 （ａ） （ｂ）
ターン形成手順を示す工程断面図であり、第２図（ａ）
〜（ｆ）は従来方法による集積回路のパターン形成手順
を示す工程断面図である。 図における符号１は半導体基板、２は被加工膜、３は下
側レジスト層、３ａはその残存部、４は中間層、４ａは
その残存部、５は上側レジス１−Ｆｌ、５ａはその残存
部である。 なお、図中の同一符号は、互いに同一もしくは相当する
部品、部分を示している。 第２図 （ａ） （ｂ）
Claims (1)
- （１）３層レジスト・プロセスを用いる集積回路のパタ
ーン形成方法であって、 半導体基板もしくはこれを覆う被加工膜上に下側レジス
ト層を塗布形成し、かつ、この下側レジスト層上に前記
半導体基板もしくは被加工膜と同一材料からなる中間層
を堆積したのち、この中間層上に上側レジスト層を塗布
形成する工程と、前記上側レジスト層をパターニングし
、その残存部をマスクとして前記中間層をパターニング
したのち、その残存部をマスクとして下側レジスト層を
パターニングすると同時に、前記上側レジスト層の残存
部を除去する工程と、 前記下側レジスト層の残存部をマスクとして前記半導体
基板もしくは被加工膜をパターニングすると同時に、前
記中間層の残存部を除去する工程とを含むことを特徴と
する集積回路のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222389A JPH02280316A (ja) | 1989-04-20 | 1989-04-20 | 集積回路のパターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222389A JPH02280316A (ja) | 1989-04-20 | 1989-04-20 | 集積回路のパターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280316A true JPH02280316A (ja) | 1990-11-16 |
Family
ID=14321665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10222389A Pending JPH02280316A (ja) | 1989-04-20 | 1989-04-20 | 集積回路のパターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280316A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792688A (ja) * | 1990-02-26 | 1995-04-07 | Applied Materials Inc | 多層フォトレジストエッチング方法 |
-
1989
- 1989-04-20 JP JP10222389A patent/JPH02280316A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792688A (ja) * | 1990-02-26 | 1995-04-07 | Applied Materials Inc | 多層フォトレジストエッチング方法 |
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