JPH02268010A - Mosトランジスタを用いた定電流回路 - Google Patents
Mosトランジスタを用いた定電流回路Info
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- JPH02268010A JPH02268010A JP1090225A JP9022589A JPH02268010A JP H02268010 A JPH02268010 A JP H02268010A JP 1090225 A JP1090225 A JP 1090225A JP 9022589 A JP9022589 A JP 9022589A JP H02268010 A JPH02268010 A JP H02268010A
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- mos transistor
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- transistor
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- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 101150090280 MOS1 gene Proteins 0.000 description 2
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 2
- 101100478187 Arabidopsis thaliana MOS4 gene Proteins 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はMOSトランジスタを用いた定電流回路に関し
、より詳細には、MOSトランジスタを用いた定電流回
路の電流値の安定性の改善にするものである。
、より詳細には、MOSトランジスタを用いた定電流回
路の電流値の安定性の改善にするものである。
[従来技術]
従来のMOSトランジスタを用いた定電流回路としては
、MOSトランジスタの閾値電圧を用いたものや、サイ
ズが同じで異なる種類のMOSl−ランジスタ(デイプ
レッションとエンハンスメント)の閾値電圧の差を利用
したものが知られていた。
、MOSトランジスタの閾値電圧を用いたものや、サイ
ズが同じで異なる種類のMOSl−ランジスタ(デイプ
レッションとエンハンスメント)の閾値電圧の差を利用
したものが知られていた。
第3図は、MOSトランジスタの閾値電圧を用いた従来
の定電流回路の一例を示す図である。図において、1は
電源、2,3.7はPチャネルMOSl−ランジスタ、
4.5はNチャネルMOSトランジスタ、6は抵抗であ
る。
の定電流回路の一例を示す図である。図において、1は
電源、2,3.7はPチャネルMOSl−ランジスタ、
4.5はNチャネルMOSトランジスタ、6は抵抗であ
る。
また、第4図はサイズが同じで異なる種類のMOSトラ
ンジスタ(デイプレッションとエンハンスメント)の闇
値電圧の差を利用した従来の定電流回路の一例を示す図
である。図において、1は電源、2,3はPチャネル間
Osトランジスタ、4は差動増幅器である。
ンジスタ(デイプレッションとエンハンスメント)の闇
値電圧の差を利用した従来の定電流回路の一例を示す図
である。図において、1は電源、2,3はPチャネル間
Osトランジスタ、4は差動増幅器である。
[発明が解決しようとする課題]
しかし、閾値電圧を用いた従来の定電流回路は、リファ
レンスとしているトランジスタの闇値電圧が温度やトラ
ンジスタのバイアス条件、トランジスタの製造プロセス
の変動等によって大きく変化するため、設定した定電流
の値のバラツキがかなり大きくなってしまうという課題
を有していた。
レンスとしているトランジスタの闇値電圧が温度やトラ
ンジスタのバイアス条件、トランジスタの製造プロセス
の変動等によって大きく変化するため、設定した定電流
の値のバラツキがかなり大きくなってしまうという課題
を有していた。
また異なる種類のMOSトランジスタの閾値電圧の差を
利用した従来の定電流回路は、その電流の設定値のバラ
ツキは小さいものの、エンハンスメントとデイプレッシ
ョンという2 ffi類のトランジスタが必要な事から
、製造コストの点で不利であるという課題を有していた
。
利用した従来の定電流回路は、その電流の設定値のバラ
ツキは小さいものの、エンハンスメントとデイプレッシ
ョンという2 ffi類のトランジスタが必要な事から
、製造コストの点で不利であるという課題を有していた
。
[課題を解決するための手段コ
本発明の要旨は、第1導電型を有する第1のMOSl−
ランジスタと、 該第1のMOSトランジスタとは長さ(L)と幅(W)
の比が異なる、第1導電型を有する第2のMOSトラン
ジスタと、 第2導電型を有する第3のMOSトランジスタと、 第2導電型を有する第4のMOSトランジスタと、 抵抗素子と、 を有し、 前記第3のMOSl−ランジスタのゲートと前記第4の
MOSトランジスタのゲートとが電気的に接続され、か
つ、前記第3のMOSトランジスタのソースと前記第4
のMOSトランジスタのソースとが電気的に接続されて
、該第3のMOSトランジスタのゲートと該第4のMO
Sl−ランジスタのゲートとがカレントミラー回路を構
成し、前記第1のMOSトランジスタのゲートと前記第
2のMOSトランジスタのゲートとが電気的に接続され
、前記第1のMOSトランジスタのドレインと前記第2
のMOSトランジスタのドレインとが電気的に接続され
、かつ、前記第1MOSトランジスタのソースと前記第
2のMOSトランジスタのソースとが、前記抵抗素子を
介して電気的に接続されていることを特徴とする、MO
Sトランジスタを用いた定電流回路に存在する。
ランジスタと、 該第1のMOSトランジスタとは長さ(L)と幅(W)
の比が異なる、第1導電型を有する第2のMOSトラン
ジスタと、 第2導電型を有する第3のMOSトランジスタと、 第2導電型を有する第4のMOSトランジスタと、 抵抗素子と、 を有し、 前記第3のMOSl−ランジスタのゲートと前記第4の
MOSトランジスタのゲートとが電気的に接続され、か
つ、前記第3のMOSトランジスタのソースと前記第4
のMOSトランジスタのソースとが電気的に接続されて
、該第3のMOSトランジスタのゲートと該第4のMO
Sl−ランジスタのゲートとがカレントミラー回路を構
成し、前記第1のMOSトランジスタのゲートと前記第
2のMOSトランジスタのゲートとが電気的に接続され
、前記第1のMOSトランジスタのドレインと前記第2
のMOSトランジスタのドレインとが電気的に接続され
、かつ、前記第1MOSトランジスタのソースと前記第
2のMOSトランジスタのソースとが、前記抵抗素子を
介して電気的に接続されていることを特徴とする、MO
Sトランジスタを用いた定電流回路に存在する。
[作用]
本発明によれば、上述の回路構成を採ることにより、前
記第1のMOSトランジスタのドレイン電流および前記
第2のMOSトランジスタのドレイン電流を閾値電圧に
依存しないようにすることができるので、周囲温度やト
ランジスタのバイアス条件、トランジスタの製造プロセ
スの変動による定電流の値のバラツキを小さくすること
ができる。
記第1のMOSトランジスタのドレイン電流および前記
第2のMOSトランジスタのドレイン電流を閾値電圧に
依存しないようにすることができるので、周囲温度やト
ランジスタのバイアス条件、トランジスタの製造プロセ
スの変動による定電流の値のバラツキを小さくすること
ができる。
また、一種類のMOSトランジスタにより構成されてい
るので、低コストで生産可能である。
るので、低コストで生産可能である。
[実施例]
(実施例1)
第1図は本発明の一実施例を示す回路図である。図にお
いて、1は電源、2,3.7はPチャネルMosトラン
ジスタ、4,5はNチャネルMOSl−ランジスタ、6
は抵抗である。
いて、1は電源、2,3.7はPチャネルMosトラン
ジスタ、4,5はNチャネルMOSl−ランジスタ、6
は抵抗である。
PチャネルMOSl−ランジスタ2.3は、同一の長さ
と幅の比を有するものであり、同じ大きさのドレイン電
流を流すカレントミラーの構成となフている。また、N
チャネルMOSl−ランジスタ4のLとWの比とNチャ
ネルMOSl−ランジスタ5のLとWの比とは異なる値
となっている。
と幅の比を有するものであり、同じ大きさのドレイン電
流を流すカレントミラーの構成となフている。また、N
チャネルMOSl−ランジスタ4のLとWの比とNチャ
ネルMOSl−ランジスタ5のLとWの比とは異なる値
となっている。
ここで、NチャネルMOSトランジスタ4゜5のゲート
・ソース間電圧をそれぞれV。S4 +V O5!tと
し、閾値電圧をVtとすると、飽和領域におけるトレイ
ン電流は次式(1) 、 (2)のように表わされる。
・ソース間電圧をそれぞれV。S4 +V O5!tと
し、閾値電圧をVtとすると、飽和領域におけるトレイ
ン電流は次式(1) 、 (2)のように表わされる。
ここで、上述のように、NチャネルMOSトランジスタ
4および5のドレイン電流の電流値は同じであり、とも
にI。とした。
4および5のドレイン電流の電流値は同じであり、とも
にI。とした。
To −(k/2) (W/L)4(Vas4−Vt)
・・・(1)To −(k/2) (W/L
)s(Vass−Vt) −(2)但し、(W
/L)4はNチャネルMOSトランジスタ4の長さしと
幅Wの比であり、(W/L)5はNチャネルMOSトラ
ンジスタ5のLとWの比である。また、k=μ・n−C
oxであり、μnは電子移動度、Coxはゲート酸化膜
容量、nは(W/L)4と(W/L)Sの比、すなわち
(W/L)s ・n(W/L)4・・・(3)である。
・・・(1)To −(k/2) (W/L
)s(Vass−Vt) −(2)但し、(W
/L)4はNチャネルMOSトランジスタ4の長さしと
幅Wの比であり、(W/L)5はNチャネルMOSトラ
ンジスタ5のLとWの比である。また、k=μ・n−C
oxであり、μnは電子移動度、Coxはゲート酸化膜
容量、nは(W/L)4と(W/L)Sの比、すなわち
(W/L)s ・n(W/L)4・・・(3)である。
さらに、NチャネルMO3トランジスタ4のゲート・ソ
ース間電圧V。、4とNチャネルMOSトランジスタ5
のゲート・ソース間電圧V63.との間には、次式の関
係が成り立つ。
ース間電圧V。、4とNチャネルMOSトランジスタ5
のゲート・ソース間電圧V63.との間には、次式の関
係が成り立つ。
MOS4 = Vas5+ TD・R−(4)ここで、
(4)式と(3)式を(1)式および(2)式に代入し
、k (W/L)4 =に’ を用いると、以下に示す
(5)式および(6)式が得られる。
(4)式と(3)式を(1)式および(2)式に代入し
、k (W/L)4 =に’ を用いると、以下に示す
(5)式および(6)式が得られる。
voss −Vt −(1,/nk’ν″・・・(5)
Io = k’(Vass −Vt + Io・R)2
”’ (6)(5)式を(6)式に代入し、整理する
とII、((1/n−1)+2R・(k’/n) ””
ID”2+に’R21o) −0(7)式を満たすI。
Io = k’(Vass −Vt + Io・R)2
”’ (6)(5)式を(6)式に代入し、整理する
とII、((1/n−1)+2R・(k’/n) ””
ID”2+に’R21o) −0(7)式を満たすI。
の値は、φまたは、(8)式を満たすIoの値となる。
(1/n−1)+2R・(k’/n)”’・1.”’+
に’R’Io−0・(8)(8)式を見ると、IoはR
,n、k“によって決定される。すなわち、ドレイン電
流■。は、電源電圧や変動要素の多いVtに依存しない
ことがわかる。またR、n、に″とも製造プロセスにお
いて比較的値の変動を小さくする事が可能であるので設
定電流値のバラツキの小さい定電流回路の実現が可能と
なる。なお、本実施例定電流回路にスタートアップ回路
を付加することにより、もう1つのIOの解であるφの
状態を回避することができる。
に’R’Io−0・(8)(8)式を見ると、IoはR
,n、k“によって決定される。すなわち、ドレイン電
流■。は、電源電圧や変動要素の多いVtに依存しない
ことがわかる。またR、n、に″とも製造プロセスにお
いて比較的値の変動を小さくする事が可能であるので設
定電流値のバラツキの小さい定電流回路の実現が可能と
なる。なお、本実施例定電流回路にスタートアップ回路
を付加することにより、もう1つのIOの解であるφの
状態を回避することができる。
(実施例2)
第2図は本発明の第2の実施例を示す回路図である。図
において、1は電源、2.3はPチャネルMOSトラン
ジスタ、4,5,7°はNチャネルMOSトランジスタ
、6は抵抗である。NチャネルMOSトランジスタ4の
LとWの比とNチャネルMOSトランジスタ5のLとW
の比とは異なる値となっている。
において、1は電源、2.3はPチャネルMOSトラン
ジスタ、4,5,7°はNチャネルMOSトランジスタ
、6は抵抗である。NチャネルMOSトランジスタ4の
LとWの比とNチャネルMOSトランジスタ5のLとW
の比とは異なる値となっている。
このような定電流回路によっても、NチャネルMOSト
ランジスタ4のドレイン電流およびNチャネルMOSト
ランジスタ5のドレイン電流を闇値電圧Vtに依存しな
いようにすることができる。
ランジスタ4のドレイン電流およびNチャネルMOSト
ランジスタ5のドレイン電流を闇値電圧Vtに依存しな
いようにすることができる。
[発明の効果コ
以上説明したように、本発明によれば、少ない素子数で
、電源電圧やトランジスタのバイアス条件、製造プロセ
スの変動、温度による影響のほとんどない定電流回路を
提供することができる。
、電源電圧やトランジスタのバイアス条件、製造プロセ
スの変動、温度による影響のほとんどない定電流回路を
提供することができる。
従って本発明によれば、消費電流、回路動作および性能
の安定性に優れた集積回路を提供することができる。
の安定性に優れた集積回路を提供することができる。
第1図は本発明の一実施例を示す回路図、第2図は本発
明の第2の実施例を示す回路図、第3図はMOSトラン
ジスタの閾値電圧を用いた従来の定電流回路の一例を示
す図、第4図はサイズが同じで異なる種類のMOSトラ
ンジスタの閾値電圧の差を利用した従来の定電流回路の
一例を示す図である。 1・・・電源、2.3・・・PチャンネルMosトラン
ジスタ、4.5・・・NチャンネルMOSトランジスタ
、R・・・抵抗。 第 図 第 図
明の第2の実施例を示す回路図、第3図はMOSトラン
ジスタの閾値電圧を用いた従来の定電流回路の一例を示
す図、第4図はサイズが同じで異なる種類のMOSトラ
ンジスタの閾値電圧の差を利用した従来の定電流回路の
一例を示す図である。 1・・・電源、2.3・・・PチャンネルMosトラン
ジスタ、4.5・・・NチャンネルMOSトランジスタ
、R・・・抵抗。 第 図 第 図
Claims (1)
- 【特許請求の範囲】 第1導電型を有する第1のMOSトランジスタと、 該第1のMOSトランジスタとは長さ(L)と幅(W)
の比が異なる、第1導電型を有する第2のMOSトラン
ジスタと、 第2導電型を有する第3のMOSトランジスタと、 第2導電型を有する第4のMOSトランジスタと、 抵抗素子と、 を有し、 前記第3のMOSトランジスタのゲートと前記第4のM
OSトランジスタのゲートとが電気的に接続され、かつ
、前記第3のMOSトランジスタのソースと前記第4の
MOSトランジスタのソースとが電気的に接続されて、
該第3のMOSトランジスタのゲートと該第4のMOS
トランジスタのゲートとがカレントミラー回路を構成し
、前記第1のMOSトランジスタのゲートと前記第2の
MOSトランジスタのゲートとが電気的に接続され、前
記第1のMOSトランジスタのドレインと前記第2のM
OSトランジスタのドレインとが電気的に接続され、か
つ、前記第1MOSトランジスタのソースと前記第2の
MOSトランジスタのソースとが、前記抵抗素子を介し
て電気的に接続されていることを特徴とする、MOSト
ランジスタを用いた定電流回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1090225A JPH02268010A (ja) | 1989-04-10 | 1989-04-10 | Mosトランジスタを用いた定電流回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1090225A JPH02268010A (ja) | 1989-04-10 | 1989-04-10 | Mosトランジスタを用いた定電流回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02268010A true JPH02268010A (ja) | 1990-11-01 |
Family
ID=13992544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1090225A Pending JPH02268010A (ja) | 1989-04-10 | 1989-04-10 | Mosトランジスタを用いた定電流回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02268010A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5510750A (en) * | 1993-02-01 | 1996-04-23 | Oki Electric Industry Co., Ltd. | Bias circuit for providing a stable output current |
JP2010198092A (ja) * | 2009-02-23 | 2010-09-09 | Seiko Instruments Inc | 定電流回路 |
-
1989
- 1989-04-10 JP JP1090225A patent/JPH02268010A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5510750A (en) * | 1993-02-01 | 1996-04-23 | Oki Electric Industry Co., Ltd. | Bias circuit for providing a stable output current |
JP2010198092A (ja) * | 2009-02-23 | 2010-09-09 | Seiko Instruments Inc | 定電流回路 |
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