JPH02264878A - Method for measuring access time - Google Patents
Method for measuring access timeInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリに係り、特に、高速メモリのアクセス
時間を精度よく測定するのに好適な、アクセス時間の測
定方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to memory, and particularly to an access time measurement method suitable for accurately measuring access time of high-speed memory.
従来から、高速メモリのアクセス時間を精度よく測定す
る方法として、電子情報通信学会論文誌Ｖ０１．Ｊ７０
−Ｃ，Ｆ＆１１．ＰＰｌ−１０にも述べられているよう
に、電子ビームテスタが多用されている。電子ピーステ
スタは、被測定ノードに測定系の浮遊容址が寄生しない
ため、高速メモリのアクセス時間を、極めて精度よく測
定できる。しかし、電子ビームテスタは、高価であり、
また、被測定サンプルを真空の試料室に入れるため、サ
ンプルの冷却に、特別の装置を要していた。Conventionally, as a method for accurately measuring access time of high-speed memory, there has been a method published in IEICE Transactions V01. J70
-C, F & 11. As mentioned in PPl-10, electron beam testers are often used. The electronic piece tester can measure high-speed memory access times with extremely high accuracy because the measurement node is not parasitic by floating cavities of the measurement system. However, electron beam testers are expensive and
Furthermore, since the sample to be measured is placed in a vacuum sample chamber, a special device is required to cool the sample.
本発明の目的は、従来の測定器で、手軽にアクセス時間
の高精度測定ができる方法を提供することにある。An object of the present invention is to provide a method that allows easy and highly accurate measurement of access time using conventional measuring instruments.
（ｉｉＭを解決するための手段〕
上記目的は、ｎ個（ｎは、２以上の整数）のメモリを準
備し、それぞれ、第ｎ （ｉは、１≦ｉ≦ｎ−１を満足
する整数）のメモリのデータ出方端子を第ｎ＋１のメモ
リのアドレス入力端子と接続し、第１のメモリのアドレ
ス入力端子に入力する信号から、第ｎのメモリのデータ
出力端子から出力される信号までの遅延時間を測定し、
上記ｎ個のメモリの平均アクセス時間を求める様にする
ことにより達成される。(Means for solving iiM) The above purpose is to prepare n memories (n is an integer greater than or equal to 2), and each nth memory (i is an integer satisfying 1≦i≦n-1). The data output terminal of the memory is connected to the address input terminal of the n+1th memory, and the delay from the signal input to the address input terminal of the first memory to the signal output from the data output terminal of the nth memory. measure time,
This is achieved by determining the average access time of the n memories.
上記メモリのおよそのアクセス時間をｔｚとすると、第
１のメモリのアドレス入力端子に入力する信号から、第
ｎのメモリのデータ出力端子から出力される信号までの
遅延時間は、約ｎＸｔｘとなる。よって、測定系の絶対
誤差をｔ２とすると、アクセス時間の８１’！定誤差は
、約ｔｚ／（ｎＸｔｔ）となり、従来の測定誤差ｔ２／
ｌｚに比べ、１／７に低減される。よってｎを十分大き
くすれば、上記電子ビームテスタを用いず、従来の８（
ｑ定器のみで、手軽にアクセス時間の高精度測定ができ
る。If the approximate access time of the memory is tz, then the delay time from the signal input to the address input terminal of the first memory to the signal output from the data output terminal of the n-th memory is approximately nXtx. Therefore, if the absolute error of the measurement system is t2, the access time is 81'! The constant error is approximately tz/(nXtt), which is compared to the conventional measurement error t2/
It is reduced to 1/7 compared to lz. Therefore, if n is made large enough, the conventional 8(
Access time can be easily and accurately measured using only a q constant meter.
第１図は、本発明の第１の実施例を示す図であり、 Ｒ
ＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
におけるアクセス時間の測定方法を示している。ここで
は、３個のＲＡＭ （ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３）
を準備し、ＲＡＭＩのデータ出力端子ＤＯをＲＡＭ２の
アドレス入力端子ＡＯと接続し、ＲＡＭ２のデータ出力
端子ＤｏをＲＡＭ３のアドレス入力端子ＡＯと接続して
いる。さらに本実施例では、それぞれのＲＡＭにおいて
、アドレス入力端子ＡＯとデータ入力端子ＤＩをインバ
ータを介して接続し、また、ＲＡＭ１ 、ＲＡＭ２．Ｒ
ＡＭ３の書き込み制ｆ＃＠子／ （ＷＥ）（以下、ＷＥ
を／ （ＷＥ）と書き表す、）を共通に接続し、端子／
（ＷＥＯ）を設けている。また、アドレス入力端子Ａ
１〜Ａｎには、常時、信号゛′０”を入力している。以
下、本図を用いて、アクセス時間の測定手順を詳細に述
べる。まず、端子／ （ＷＥＯ）に信号“０″を人力し
、ＲＡＭＩ。FIG. 1 is a diagram showing a first embodiment of the present invention, and R
AM (Random Access Memory)
This shows how to measure access time in . Here, three RAM (RAMI, RAM2.RAM3)
The data output terminal DO of RAMI is connected to the address input terminal AO of RAM2, and the data output terminal Do of RAM2 is connected to the address input terminal AO of RAM3. Furthermore, in this embodiment, the address input terminal AO and data input terminal DI of each RAM are connected via an inverter, and RAM1, RAM2 . R
AM3 writing system f#@子/ (WE) (hereinafter referred to as WE
is written as / (WE), ) are commonly connected, and the terminal /
(WEO) has been established. Also, address input terminal A
The signal ``0'' is always input to terminals 1 to An.The access time measurement procedure will be described in detail below using this diagram.First, the signal ``0'' is input to the terminal / (WEO). Manpower and RAMI.
ＲＡ？Ｉ２．ＲＡＭ３を全て臀き込み可能状態にする０
次に、ＲＡＭ１のアドレス入力＠′７−ＡＯに信号１１
０”を入力する。この時、ＲＡＭＩのデータ入力端子Ｄ
Ｉには、信号“１”が入力される。よって、ＲＡＭ１の
番地（Ａｎ、−、Ａｌ、ＡＯ）＝ （０゜・・・０，０
）にデータ“１ｎが書き込まれる。また、これと同時に
、ＲＡＭＩのデータ出力端・子Ｄｏからデータ“１″が
出力される。よって、ＲＡＭ２のアドレス入力端子ＡＯ
に信号“１″が入力され、データ入力端子ＤＩには、信
号“０″が入力される。よって、ＲＡＭ２の番地（Ａ
ｎ 、 −、Ａ １ 。RA? I2. Set all RAM3 to a ready state 0
Next, signal 11 is applied to address input @'7-AO of RAM1.
0”.At this time, input the data input terminal D of RAMI.
A signal "1" is input to I. Therefore, the address of RAM1 (An, -, Al, AO) = (0°...0,0
). At the same time, data "1" is output from the data output terminal/child Do of RAMI. Therefore, the address input terminal AO of RAM2
A signal "1" is input to the data input terminal DI, and a signal "0" is input to the data input terminal DI. Therefore, the address of RAM2 (A
n, −, A 1 .
ＡＯ）＝ （０，・・・０，１）にデータ″゛０″が叫
き込まれる。また、これと同時に、ＲＡＭ２のデータ出
力端子ＤＯからデータ“Ｏ”が出力される。Data "0" is called into AO) = (0, . . . 0, 1). At the same time, data "O" is output from the data output terminal DO of the RAM2.
以下同様に、ＲＡＭ３の番地（Ａｎ、・・・、Ａ１゜Ａ
Ｏ）＝ （０，・・・０，０）にデータＩｔ Ｉ ＩＩ
が書き込まれ、データ出力端子ＤＯからデータＪ（Ｉ
Ｉｆが出力される。このように、ＲＡＭ３のデータ出力
端子Ｄｏからデータ“１”が出力されたら、次に、ＲＡ
ＭＩのアドレス入力端子ＡＯに信号″１”を入力する。Similarly, the address of RAM3 (An,..., A1゜A
O) = (0,...0,0) data It I II
is written, and data J (I
If is output. In this way, when data "1" is output from the data output terminal Do of RAM3, next
A signal "1" is input to the address input terminal AO of MI.
この時、ＲＡＭＩのデータ入力端子ＤＩには、信号“０
″が入力される。よって、ＲＡＭ１の番地（Ａｎ、−、
ＡＩ、ＡＯ）＝ （０゜・・・０，１）にデータ“０”
が書き込まれ、データ出力端子Ｄｏからデータ“０″が
出力される。以下同様に、ＲＡＭ２の番地（Ａｎ、−、
Ａｌ。At this time, the signal “0” is input to the data input terminal DI of RAMI.
'' is input. Therefore, the address of RAM1 (An, -,
AI, AO) = Data “0” in (0°...0,1)
is written, and data "0" is output from the data output terminal Do. Similarly, the address of RAM2 (An, -,
Al.
ＡＯ）＝ （０，・・・０，０）にデータ“１″が書き
込まれ、ＲＡＭ３の番地（Ａｎｔ−ｔ Ａ１＃ ＡＯ）
＝（０，・・・０，１）にデータ（（０＄７が書き込ま
れ、データ出力端子Ｄｏからデータ“０″が出力される
。このように、ＲＡＭ３のデータ出力端子り。AO) = Data “1” is written to (0,...0,0), and the address of RAM3 (Ant-t A1# AO)
Data ((0$7) is written to =(0,...0,1), and data "0" is output from the data output terminal Do. In this way, the data output terminal of the RAM3.
からデータ“０″が出力されたら、次に、端子／ （Ｗ
ＥＯ） に信号“１”を人力し、ＲＡＭＩ。When data “0” is output from terminal / (W
Manually input signal “1” to EO) and input RAMI.
ＲＡＭ２．ＲＡＭ３を全て、書き込み禁止状態にする。RAM2. Make all RAM3 write-inhibited.
ここで、ＲＡＭ１に着目すると、番地（Ａｎ、”’、Ａ
ｌ、ＡＯ）” （０，”’ｔ Ｏｐ Ｏ）にデータ“１
″が保持されており、（Ａｎ、・・・Ａｌ、Ａｏ）＝
（０，・・・、０．１）にデータＩＩ Ｏ＋７が保持さ
れている。従って、ＲＡＭ１は、アドレス入力端子ＡＯ
が入力端子、データ出力端子り。Here, if we pay attention to RAM1, the address (An, "', A
l, AO)"(0,"'t Op O) has data "1"
” is held, and (An, ... Al, Ao) =
Data II O+7 is held at (0, . . . , 0.1). Therefore, RAM1 has address input terminal AO
is an input terminal and a data output terminal.
が出力端子で、遅延時間が、ＲＡＭＩのアクセス時間と
等しいインバータと考えることができる。can be considered as an inverter whose output terminal is the delay time equal to the RAMI access time.
同様に、ＲＡＭ２．ＲＡＭ３も、遅延時間が、ＲＡＭ２
．ＲＡＭ３のアクセス時間と等しいインバータと考える
ことができる。従って、端子／ （ＷＥＯ）に信号“１
″を入力した後に。Similarly, RAM2. RAM3 also has a delay time of
．． It can be considered as an inverter with the same access time as RAM3. Therefore, the signal “1” is applied to the terminal / (WEO).
After entering ″.
ＲＡＭ１のアドレス入力端子ＡＯに入力する信号を切り
換えると、ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３のアクセス時
間の和に等しい遅延時間を以って、ＲＡＭ３のデータ出
力端子Ｄｏから出力される信号が切り換わる。よって、
ＲＡＭＩのアドレス入力端子ＡＯに入力する信号から、
ＲＡＭ３のデータ出・力端子Ｄｏから出力される信号ま
での遅延時間を８１１定し、これを３で割ることにより
ＲＡＭＩ 。When the signal input to the address input terminal AO of RAM1 is switched, RAMI, RAM2 . The signal output from the data output terminal Do of the RAM 3 is switched with a delay time equal to the sum of the access times of the RAM 3. Therefore,
From the signal input to the address input terminal AO of RAMI,
The delay time from the data output/output terminal Do of RAM3 to the signal outputted is determined by 811, and this is divided by 3 to obtain RAMI.
ＲＡＭ２． ＲＡＭ３の平均アクセス時間を求めること
ができる０次に、本実施例における１本発明の効果を定
量的に述べる。今、ＲＡＭＩ、 ＲＡＭ２． ＲＡＭ３
のおよそのアクセス時間を２ｎｓとすると、ＲＡＭ１の
アドレス入力端子ＡＯに入力する信号から、ＲＡＭ３の
データ出力端子ＤＯから出力される信号までの遅延時間
は、約２Ｘ３＝６ｎｓとなる。今、測定系の絶対誤差を
０．２ｎｓ とすると、アクセス時間の測定誤差は、
約０．２／６＝３．３％となり、従来の測定誤差０．２
／２＝１０％に比べ、１／３に低減される。RAM2. The average access time of the RAM 3 can be determined.Next, the effects of the present invention in this embodiment will be described quantitatively. Now RAMI, RAM2. RAM3
Assuming that the approximate access time is 2 ns, the delay time from the signal input to the address input terminal AO of RAM1 to the signal output from the data output terminal DO of RAM3 is approximately 2×3=6 ns. Now, if the absolute error of the measurement system is 0.2ns, the measurement error of access time is
Approximately 0.2/6 = 3.3%, which is the conventional measurement error of 0.2
Compared to /2=10%, it is reduced to 1/3.
第２図は１本発明の第２の実施例を示す図であり、ＲＡ
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おけるアクセス時間の測定方法を示している０本図と第
１図の違いは、本図では、ＲＡＭ３のデータ出力端子Ｄ
ＯをＲＡＭＩのアドレス入力端子ＡＯと接続している点
のみが異なる。このようにすると、ＲＡＭの数が奇数個
であれば、端子／ （ＷＥＯ）に信号“０”を入力し、
ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３を全て、書き込み可能
状態にするだけで、ＲＡＭＩ、ｌ（ＡＭ２．ＲＡ月；３
の所望の番地に所望のデータを書くことができる。FIG. 2 is a diagram showing a second embodiment of the present invention.
The difference between this figure and Figure 1, which shows the method of measuring access time in M (Random Access Memory), is that in this figure, the data output terminal D of RAM3
The only difference is that O is connected to the address input terminal AO of RAMI. In this way, if the number of RAMs is an odd number, input the signal "0" to the terminal / (WEO),
RAMI, RAM2. Just by making RAM3 all writable, RAMI, l(AM2.RA month; 3
Desired data can be written to a desired address.
以下、このことを詳細に説明する。端子／ （ＷＨＯ）
に信号“０″を入力した時、仮に、ＲＡＭＩのアドレス
入力端子ＡＯに信号“０″が入力されていたとする。こ
の時、ＲＡＭ１のデータ入力端子ＤＩには、信号“１”
が入力される。よって、ＲＡＭ１の番地（Ａｎ、−、Ａ
ｌ、ＡＯ）＝ （０゜・・・、０．Ｏ）にデータ１１１
１１が書き込まる。以下、第１の実施例と同様に、ＲＡ
Ｍ２の番地（Ａｎ。This will be explained in detail below. Terminal/ (WHO)
Assume that when the signal "0" is input to the address input terminal AO of the RAMI, the signal "0" is input to the address input terminal AO of the RAMI. At this time, the data input terminal DI of RAM1 has a signal “1”.
is input. Therefore, the address of RAM1 (An, -, A
l, AO) = data 111 in (0°..., 0.O)
11 writes. Hereinafter, similarly to the first embodiment, RA
M2 address (An.
・・・、Ａｌ、ＡＯ）＝ （０，・・・、０．１）にデ
ータ“０”が書き込まれ、ＲＡＭ３の番地（Ａｎ、・・
・Ａｌ、ＡＯ）＝ （０，・・・、Ｏ，Ｏ）にデータ゛
１”が書き込まれ、ＲＡＭ３のデータ出、力端子ＤＯ構
らデータ゛１”が出力される。ここで、本実施例では、
ＲＡＭ３のデータ出力端子ＤｏをＲＡＭ １のアドレス
入力端子ＡＯと接続しているので、ＲＡＭ１のアドレス
入力端子ＡＯに信号“１″が入力される。よって、ＲＡ
ＭＩの番地（Ａ ｎ 。..., Al, AO) = (0, ..., 0.1) is written with data "0", and the address of RAM3 (An, ...
- Data "1" is written to (Al, AO) = (0, . . . , O, O), and data "1" is output from the data output of the RAM 3 and the output terminal DO. Here, in this example,
Since the data output terminal Do of the RAM 3 is connected to the address input terminal AO of the RAM 1, a signal "1" is input to the address input terminal AO of the RAM 1. Therefore, R.A.
MI address (A n .
Ａｌ、ＡＯ）＝ （０，・・・、０．１）にデータ′″
Ｏ″が書き込まれ、ＲＡＭ２の番地（Ａ ｎ 、 −、
Ａ １ 。Al, AO) = (0,...,0.1) data'''
O'' is written and the address of RAM2 (A n , -,
A1.
ＡＯ）＝ （０，・・・、Ｏ，Ｏ）にデータ１１１１１
が書き込まれ、ＲＡＭ３の番地（Ａｎ、−、Ａｌ。AO) = data 11111 in (0,...,O,O)
is written to address (An, -, Al.
ＡＯ）＝ （０，・・・、０．１）にデータ“０″が書
き込まれ、データ出力端子Ｄｏからデータ″０′″が出
力される。（なお、端子／ （ＷＥＯ）に信号“０”を
入力した時、ＲＡＭ１のアドレス入力端子Ａ○に信号“
１″が入力されていた場合も、全く同様の議論が成立す
る。）、ここで、端子／（ＷＥＯ）に信号“１″を入力
し、）ＩＡＭＩ、 ＲＡＡｌ。Data “0” is written to AO)=(0, . . . , 0.1), and data “0” is output from the data output terminal Do. (Note that when the signal “0” is input to the terminal / (WEO), the signal “0” is input to the address input terminal A○ of RAM1.
Exactly the same argument holds true if ``1'' has been input.), here, input the signal ``1'' to the terminal /(WEO), and ``IAMI'', RAAl.
ＲＡＭ３を全て、書き込み禁止状態にする。ここで、Ｒ
ＡＭ１に着目すると、第１の実施例と同様１番地（Ａｎ
、 ＋＋、 Ａｔ、 ＡＯ） ＝ （Ｏｐ ”・ｐ Ｏ
ｐ Ｏ）にデータ“１”が保持されており、（Ａ ｎ
Ｈ・・・Ａｌ、ＡＯ）＝ （０，・・・、０．１）にデ
ータ４１０ Ｊ＋が保持されている。従って、ＲＡＭ１
は、アドレス入力端子ＡＯが入力端子、データ出力端子
ＤＯが出力端子で、遅延時間が、ＲＡＭＩのアクセス時
間と等しいインバータと考えることができる。Make all RAM3 write-inhibited. Here, R
Focusing on AM1, address 1 (An
, ++, At, AO) = (Op ”・p O
Data “1” is held in (A n
Data 410 J+ is held in H...Al, AO) = (0,..., 0.1). Therefore, RAM1
can be considered as an inverter in which the address input terminal AO is the input terminal, the data output terminal DO is the output terminal, and the delay time is equal to the RAMI access time.
ＲＡＭ２．ＲＡＭ３のアクセス時間と等しいインバータ
と考えることができる。しかも、本実施例では、奇数個
あるインバータの入出力端子を直列に接続し、リングオ
シレータを構成している。従って、端子／ （ＷＥＯ）
に信号″″１”を入力した後、ＲＡＭＩ、 ＲＡＭ２．
ＲＡＭ３のデータ出力端子ＤＯから出力される信号は
、ＲＡＭＩ、 ＲＡＭＰ、 ＲＡＭ３のアクセス時間の
和の２倍に等しい周期で発振する。よって。RAM2. It can be considered as an inverter with the same access time as RAM3. Furthermore, in this embodiment, the input/output terminals of an odd number of inverters are connected in series to form a ring oscillator. Therefore, terminal / (WEO)
After inputting the signal ""1" to RAMI, RAM2.
The signal output from the data output terminal DO of RAM3 oscillates at a period equal to twice the sum of access times of RAMI, RAMP, and RAM3. Therefore.
この発振周期を測定し、これを６で割ることによりＲＡ
ＭＩ、 ＲＡＭ２． ＲＡＭ３の平均アクセス時間を求
めることができる８次に、本実施例における、本発明の
効果を定量的に述べる。今、ＲＡＭＩ、 ＲＡＭ２．
ＲＡＭ３のおよそのアクセス時間を２ｎｓとすると、上
記発振周期は、約２ Ｘ ３ Ｘ ２ ＝ １２ ｎ
ｓとなる。今。By measuring this oscillation period and dividing it by 6, the RA
MI, RAM2. 8. Average Access Time of RAM 3 Can Be Obtained Next, the effects of the present invention in this embodiment will be described quantitatively. Now RAMI, RAM2.
Assuming that the approximate access time of RAM3 is 2 ns, the above oscillation period is approximately 2 x 3 x 2 = 12 n
It becomes s. now.
測定系の絶対誤差を０．２ ｎ ｓ とすると、アク
セス時間の測定誤差は、約０．２／１２＝１．７％とな
り、従来の測定誤差０．２ ／２＝１０％に比べ、１／
６に低減される。なお、以上の実施例では。If the absolute error of the measurement system is 0.2 ns, the measurement error of access time is approximately 0.2/12 = 1.7%, which is 1% compared to the conventional measurement error of 0.2/2 = 10%. /
Reduced to 6. In addition, in the above embodiment.
それぞれのＲＡＭのアドレス入力端子ＡＯとデータ入力
端子ＤＩをインバータを介して、ＲＡＭチップの外で接
続しているが、この接続は、ＲＡＭチップ内で行っても
よいし、第１図または第２図の回路を全て、同一チップ
内に構成しても良い。The address input terminal AO and data input terminal DI of each RAM are connected via an inverter outside the RAM chip, but this connection may be made within the RAM chip or as shown in FIG. 1 or 2. All of the circuits shown in the figure may be configured within the same chip.
また１以上の実施例では、アドレス入力端子ＡＯに入力
する信号のみ切り換えているが、他の複数のアドレス入
力端子に入力する信号を同時に切り換えてもよい、また
、書き込み制御端子／ （Ｗ Ｅ ＞に、信号“０゛′
を入力すると、データ出力端子Ｄｏから出力される信号
が、′０＃に固定されるメモリにおいては、／ （ＷＥ
）に信号“Ｏ″が入力されても、ＤＯから出力される信
号が、′０”に固定されないようにする必要が生じる。Furthermore, in one or more embodiments, only the signal input to the address input terminal AO is switched, but it is also possible to switch the signals input to multiple other address input terminals at the same time. , the signal “0゛′
In a memory where the signal output from the data output terminal Do is fixed at '0#, / (WE
) Even if the signal "O" is input to DO, it is necessary to prevent the signal output from DO from being fixed to '0'.
これには、多種多様の方法があるが、本発明を実施する
に当っては、如何様な方法を用いてもよい。There are various methods for this, and any method may be used in carrying out the present invention.
第３図は、本発明の第３の実施例を示す図であり、以上
の実施例で、それぞれのＲＡＭのアドレス入力端子ＡＯ
とデータ入力端子ＤＩをインバータを介して接続してい
た部分を、インバータを用いずに構成する方法の一例を
示している。すなわち、第３図は、それぞれのＲＡＭの
ＤＩバッファを示しており、制御信号Ｃ８が参照電圧Ｖ
ｒｅｆ ２に対して、Ｌレベルの時は、トランジスタＱ
５がオンし、ＤＩバッファ出力は、それぞれＯｕ ｔ
１＝／ （ＤＩ）、０ｕｔ２＝ＤＩとなり、通常のＤＩ
バッファと同様の動作をする。一方、制御信号Ｃ８がＨ
レベルの時は、トランジスタＱ６がオンし、ＤＩバッフ
ァ出力は、それぞれ、０ｕｔｌ＝ＡＯ，Ｏｕ ｔ ２＝
７ （Ａ○）となり、アドレス入力端子ＡＯとデータ入
力端子ＤＩをインバータを介して接続したのと等価の動
作をする。すなわち、アクセス時間の測定を行なう時は
、制御信号Ｃ８をＨレベルにするだけでよい。FIG. 3 is a diagram showing a third embodiment of the present invention, and in the above embodiment, each RAM address input terminal AO
An example of a method of configuring the portion where the data input terminal DI and the data input terminal DI are connected via an inverter is shown. That is, FIG. 3 shows the DI buffer of each RAM, and the control signal C8 is set to the reference voltage V.
For ref 2, when it is at L level, the transistor Q
5 is turned on, and the DI buffer outputs are respectively Out
1=/(DI), 0ut2=DI, normal DI
It works similar to a buffer. On the other hand, control signal C8 is H
When the level is 0, the transistor Q6 is turned on and the DI buffer outputs are 0utl=AO, Out 2=
7 (A○), and the operation is equivalent to connecting the address input terminal AO and data input terminal DI via an inverter. That is, when measuring the access time, it is only necessary to set the control signal C8 to H level.
第４図は１本発明の第４の実施例を示す図であり、書き
込み制御端子／ （ＷＥ）に、信号“０″を入力すると
、データ出力端子Ｄｏから出力される信号が、′Ｏ”に
固定されるメモリにおいて、／ （ＷＥ）に、信号“Ｏ
”が入力されても、Ｄ。FIG. 4 is a diagram showing a fourth embodiment of the present invention. When a signal "0" is input to the write control terminal / (WE), the signal output from the data output terminal Do becomes 'O'. In the memory fixed to / (WE), the signal “O
” is input, D.
から出力される信号が、Ｉｇ Ｏ”に固定されないよう
にする方法を示している。第４図は、それぞれのＲＡＭ
のＤＯバッファを示しており、制御信号Ｃ８が参照電圧
Ｖｒｅｆに対して、同レベル以下の時は、通常のＤｏバ
ッファと同様の動作をする。Figure 4 shows how to prevent the signal output from each RAM from being fixed at IgO''.
When the control signal C8 is at the same level or lower than the reference voltage Vref, it operates in the same way as a normal Do buffer.
すなわち、出力禁止信号が参照電圧Ｖｒｅｆに対して、
Ｈレベルの時は、センス出力によらず、出力信号Ｄｏは
、１１０ ＃＃に固定される。一方、制御信号Ｃ８が出
力禁止信号のＨレベルに対して、さらにＨレベルの時は
、出力禁止信号が参照電圧Ｖｒｓｆに対して、Ｈレベル
になっても、センス出力に応じて、出力信号ＤＯは、切
り換わる。すなわち、アクセス時間の測定を行う時は、
制御信号Ｃ８を出力禁止信号のＨレベルに対して、さら
にＨレベルにすればよい。That is, when the output prohibition signal is relative to the reference voltage Vref,
When at H level, the output signal Do is fixed at 110 ## regardless of the sense output. On the other hand, when the control signal C8 is at an H level with respect to the H level of the output prohibition signal, even if the output prohibition signal becomes H level with respect to the reference voltage Vrsf, the output signal DO is switched. In other words, when measuring access time,
The control signal C8 may be set to an H level higher than the H level of the output prohibition signal.
以上述べてきたように、本発明を用いると、ｎ個メモリ
のおよその平均アクセス時間をｔｚ、測定系の絶対誤差
をｔｚとすると、アクセス時間の測定誤差は、約ｔｘ／
（ｎＸｔｔ）となり、従来の測定誤差ｔｌ／ｌｌに比べ
、１ ／ ｎに低減される。As described above, when the present invention is used, if the approximate average access time of n memories is tz, and the absolute error of the measurement system is tz, then the measurement error in access time is approximately tx/
(nXtt), which is reduced to 1/n compared to the conventional measurement error tl/ll.
よって、ｎを十分大きくすれば、電子ビームテスタ等の
特別な測定器を用いず、従来の測定盤のみで、手軽にア
クセス時間の高精度測定ができる。Therefore, if n is made large enough, the access time can be easily measured with high accuracy using only a conventional measurement board without using any special measuring equipment such as an electron beam tester.
第１図は本発明の第１の実施例を示すメモリの接続図、
第２図は本発明の第２の実施例を示すメモリの接続図、
第３図は本発明の第３の実施例を示すＤＩバッファの回
路図、第４図は本発明の第４の実施例を示すＤｏバッフ
ァの回路図である。
ＲＡ Ｍ −Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ、Ａ Ｏ〜Ａ ｎ−アドレス入力端子、／ （ＷＥ）
・・・書き込み制御端子、ＤＩ・・・データ入力端子、
００・・・データ出力端子。
第２図
第１図
第３図
第４図FIG. 1 is a memory connection diagram showing a first embodiment of the present invention;
FIG. 2 is a memory connection diagram showing a second embodiment of the present invention;
FIG. 3 is a circuit diagram of a DI buffer showing a third embodiment of the invention, and FIG. 4 is a circuit diagram of a Do buffer showing a fourth embodiment of the invention. RAM-Random Access Memory
y, A O ~ A n-address input terminal, / (WE)
...Write control terminal, DI...Data input terminal,
00...Data output terminal. Figure 2 Figure 1 Figure 3 Figure 4
Claims (1)
れぞれ、第ｉ（ｉは、１≦ｉ≦ｎ−１を満足する整数）
のメモリのデータ出力端子を第ｉ＋１のメモリのアドレ
ス入力端子と接続し、第１のメモリのアドレス入力端子
に入力する信号から、第ｎのメモリのデータ出力端子か
ら出力される信号までの遅延時間を測定し、上記ｎ個の
メモリの平均アクセス時間を求める様にしたことを特徴
とするアクセス時間の測定方法。 ２、ｎ個（ｎは、１以上の奇数）のメモリを準備し、第
ｎのメモリのデータ出力端子を第１のメモリのアドレス
入力端子と接続し、かつ、ｎが３以上の時は、それぞれ
、第ｉ（ｉは、１≦ｉ≦ｎ−１を満足する整数）のメモ
リのデータ出力端子を第ｉ＋１のメモリのアドレス入力
端子と接続し、任意のメモリのデータ出力端子から出力
される信号の発振周波数を測定し、上記ｎ個のメモリの
平均アクセス時間を求める様にしたことを特徴とするア
クセス時間の測定方法。 ３、メモリへのデータ書込み時、データ出力端子から出
力される信号を“０”または“１”に固定するか、書込
みデータがそのまま出力されるようにするかを、外部信
号により制御できるようにしたことを特徴とするメモリ
。[Claims] 1 and n (n is an integer of 2 or more) memories are prepared, each having an i-th memory (i is an integer satisfying 1≦i≦n-1).
The data output terminal of the memory is connected to the address input terminal of the i+1th memory, and the delay time from the signal input to the address input terminal of the first memory to the signal output from the data output terminal of the nth memory. A method for measuring access time, characterized in that the average access time of the n memories is determined. 2. Prepare n memories (n is an odd number of 1 or more), connect the data output terminal of the n-th memory to the address input terminal of the first memory, and when n is 3 or more, The data output terminal of the i-th memory (i is an integer satisfying 1≦i≦n-1) is connected to the address input terminal of the i+1-th memory, and the data is output from the data output terminal of any memory. A method for measuring access time, characterized in that the oscillation frequency of a signal is measured and the average access time of the n memories is determined. 3. When writing data to memory, it is now possible to control using an external signal whether the signal output from the data output terminal is fixed to "0" or "1" or whether the written data is output as is. Memory characterized by what happened.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084862A JPH02264878A (en) | 1989-04-05 | 1989-04-05 | Method for measuring access time |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1084862A JPH02264878A (en) | 1989-04-05 | 1989-04-05 | Method for measuring access time |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02264878A true JPH02264878A (en) | 1990-10-29 |
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ID=13842618
Family Applications (1)
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| JP1084862A Pending JPH02264878A (en) | 1989-04-05 | 1989-04-05 | Method for measuring access time |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02264878A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008677A1 (en) * | 2003-07-22 | 2005-01-27 | Fujitsu Limited | Integrated circuit device comprising test circuit for measuring ac characteristic of built-in memory macro |
| KR100797878B1 (en) * | 2006-01-13 | 2008-01-24 | 후지쯔 가부시끼가이샤 | Integrated circuit device comprising test circuit for measuring ac characteristic of built-in memory marco |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4734571U (en) * | 1971-05-15 | 1972-12-18 | ||
| JPS5541836A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Liquid gas contact equipment having agitator blade |
| JPS5599734U (en) * | 1978-12-28 | 1980-07-11 | ||
| JPS62221426A (en) * | 1986-03-20 | 1987-09-29 | Ishimori Seisakusho:Kk | Fluid contact device |
| JPS6377592A (en) * | 1986-09-22 | 1988-04-07 | Ebara Res Co Ltd | Method and apparatus for treatment by ozone |
| JPS63144899U (en) * | 1987-03-13 | 1988-09-22 |
-
1989
- 1989-04-05 JP JP1084862A patent/JPH02264878A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4734571U (en) * | 1971-05-15 | 1972-12-18 | ||
| JPS5541836A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Liquid gas contact equipment having agitator blade |
| JPS5599734U (en) * | 1978-12-28 | 1980-07-11 | ||
| JPS62221426A (en) * | 1986-03-20 | 1987-09-29 | Ishimori Seisakusho:Kk | Fluid contact device |
| JPS6377592A (en) * | 1986-09-22 | 1988-04-07 | Ebara Res Co Ltd | Method and apparatus for treatment by ozone |
| JPS63144899U (en) * | 1987-03-13 | 1988-09-22 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008677A1 (en) * | 2003-07-22 | 2005-01-27 | Fujitsu Limited | Integrated circuit device comprising test circuit for measuring ac characteristic of built-in memory macro |
| US7421364B2 (en) | 2003-07-22 | 2008-09-02 | Fujitsu Limited | Integrated circuit device having a test circuit to measure AC characteristics of internal memory macro |
| KR100797878B1 (en) * | 2006-01-13 | 2008-01-24 | 후지쯔 가부시끼가이샤 | Integrated circuit device comprising test circuit for measuring ac characteristic of built-in memory marco |
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