JPH0675022A - Semiconductor integrated circuit device and testing method therefor - Google Patents
Semiconductor integrated circuit device and testing method thereforInfo
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- JPH0675022A JPH0675022A JP4231033A JP23103392A JPH0675022A JP H0675022 A JPH0675022 A JP H0675022A JP 4231033 A JP4231033 A JP 4231033A JP 23103392 A JP23103392 A JP 23103392A JP H0675022 A JPH0675022 A JP H0675022A
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Abstract
Description
【０００１】〔目 次〕産業上の利用分野 従来の技術（図９） 発明が解決しようとする課題 課題を解決するための手段（図１，２） 作用 実施例 （１）第１の実施例の説明（図３〜７） （２）第２の実施例の説明（図８） 発明の効果[Table of Contents] Industrial Application Field of the Prior Art (FIG. 9) Problem to be Solved by the Invention Means for Solving the Problem (FIGS. 1 and 2) Action Example (1) First Example (FIGS. 3 to 7) (2) Description of the second embodiment (FIG. 8)
【０００２】[0002]
【産業上の利用分野】本発明は、半導体集積回路装置及
びその試験方法に関するものであり、更に詳しく言え
ば、ゲートアレイやスタンダードセル等のチップに内蔵
された半導体記憶回路を試験する回路及びその試験方法
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a test method thereof, and more specifically, a circuit for testing a semiconductor memory circuit built in a chip such as a gate array or a standard cell, and a circuit therefor. It relates to the test method.
【０００３】近年、半導体装置の高集積，高密度化に伴
いゲートアレイやスタンダードセル等のチップにＲＡＭ
（随時書込み／読出し可能なメモリ）を内蔵した大規模
な半導体集積回路（以下ＬＳＩという）装置が開発され
る傾向にある。また、ＬＳＩ装置の高機能化，高性能化
の要求に伴い、ＲＡＭのアクセスタイムも益々高速化さ
れる傾向にある。In recent years, as semiconductor devices have been highly integrated and highly densified, RAMs have been mounted on chips such as gate arrays and standard cells.
A large-scale semiconductor integrated circuit (hereinafter referred to as LSI) device having a built-in (writable / readable memory at any time) tends to be developed. Further, with the demand for higher performance and higher performance of LSI devices, the access time of RAM tends to be further increased.
【０００４】これによれば、大規模ＬＳＩ装置の試験を
するＬＳＩテスタの負担軽減のために、該ＬＳＩ装置内
部にその試験を補助する試験用回路が設けられ、例え
ば、試験用クロック入力端子に試験クロック信号が入力
されてから、出力側周辺回路に接続された試験用出力端
子に試験出力データが出力される間の時間差を測定する
ことによりＲＡＭの動作試験が行われる。According to this, in order to reduce the load on the LSI tester for testing a large-scale LSI device, a test circuit for assisting the test is provided inside the LSI device. For example, a test clock input terminal is provided at the test clock input terminal. The operation test of the RAM is performed by measuring the time difference between the input of the test clock signal and the output of the test output data to the test output terminal connected to the output side peripheral circuit.
【０００５】このため、入力側周辺回路，出力側周辺回
路に至る試験入力配線や試験クロック配線による試験デ
ータ，試験クロック信号及び試験出力データの遅延時間
がＲＡＭの真のアクセスタイムに介入することとなる。
このことで、半導体集積回路装置の高機能化，高性能化
に伴い、益々高速化されるのアクセスタイムに対して、
真の評価をしようとする場合に、これらの遅延時間を無
視することができない。Therefore, the delay time of the test data, the test clock signal and the test output data by the test input wiring and the test clock wiring leading to the input side peripheral circuit and the output side peripheral circuit intervenes in the true access time of the RAM. Become.
As a result, as the semiconductor integrated circuit device becomes higher in function and higher in performance, the access time is getting faster and faster.
These delays cannot be ignored when trying to make a true evaluation.
【０００６】特に、内蔵ＲＡＭのアクセスタイムが１
〔ｎｓ〕を切る半導体集積回路装置では、試験データや
試験クロック信号を外部から供給し、その試験出力デー
タに基づいて測定する方法では、真のアクセスタイムを
正確に測定することが困難となる。In particular, the access time of the built-in RAM is 1
In a semiconductor integrated circuit device that cuts [ns], it is difficult to accurately measure the true access time by a method of supplying test data or a test clock signal from the outside and measuring based on the test output data.
【０００７】そこで、概略，被試験対象のアクセスタイ
ムを示すパルス幅の試験クロック信号を供給し、該パル
ス幅に基づいて固有のパルスを発生する試験用回路を構
成し、周辺回路の影響によらず、真のアクセスタイムを
正確に測定することができる回路と方法が望まれてい
る。In view of this, a test circuit for supplying a test clock signal having a pulse width indicating the access time of the object to be tested and generating a unique pulse based on the pulse width is constructed. What is needed is a circuit and method that can accurately measure the true access time.
【０００８】[0008]
【従来の技術】図９は、従来例に係る説明図である。図
９は、従来例に係るＲＡＭ内蔵ゲートアレイの試験方法
の説明図を示している。例えば、被試験対象１３の一例
となるＲＡＭ内蔵ゲートアレイは、図９において、複数
のＲＡＭ（随時書込み／読出し可能なメモリ）１，ゲー
トアレイ２，入力側周辺回路３，出力側周辺回路４及び
その他各種入出力端子から成る。2. Description of the Related Art FIG. 9 is an explanatory diagram according to a conventional example. FIG. 9 shows an explanatory diagram of a method of testing a RAM built-in gate array according to a conventional example. For example, a RAM-incorporated gate array, which is an example of the device under test 13, includes a plurality of RAMs (memory capable of writing / reading at any time) 1, a gate array 2, an input-side peripheral circuit 3, an output-side peripheral circuit 4, and a plurality of RAMs in FIG. Other various input / output terminals.
【０００９】なお、入力側周辺回路３，出力側周辺回路
４はチップ全体の機能試験のみでは、ＲＡＭ１の全メモ
リセルの試験を行うことが困難となるため、当該ＲＡＭ
内蔵ゲートアレイ１３を試験をするＬＳＩテスタを補助
するべく試験補助機能を備えている。The input side peripheral circuit 3 and the output side peripheral circuit 4 are difficult to test all the memory cells of the RAM 1 only by the functional test of the entire chip.
A test assisting function is provided to assist an LSI tester that tests the built-in gate array 13.
【００１０】例えば、ＲＡＭ１のアクセスタイムを測定
する場合、図９において、まず、入力側周辺回路３や出
力側周辺回路４にテストモード信号Ｔ／Ａを供給し、そ
れを，例えば、「Ｈ」レベルにして、ＲＡＭ１をテスト
モードにする。これにより、入力側周辺回路３や出力側
周辺回路４がゲートアレイ２から切り離され、試験クロ
ック信号ＴCKや試験データＴINが供給され、一般の単体
ＲＡＭと同様に、その出力側周辺回路４から試験出力デ
ータＴOUT が得られる。For example, in the case of measuring the access time of the RAM 1, in FIG. 9, first, the test mode signal T / A is supplied to the input side peripheral circuit 3 and the output side peripheral circuit 4, and the test mode signal T / A is, for example, "H". The level is set and the RAM 1 is set to the test mode. As a result, the input side peripheral circuit 3 and the output side peripheral circuit 4 are separated from the gate array 2, the test clock signal TCK and the test data TIN are supplied, and the test is performed from the output side peripheral circuit 4 similarly to a general single RAM. Output data TOUT is obtained.
【００１１】なお、通常の使用時には、入力側周辺回路
３や出力側周辺回路４にテストモード信号Ｔ／Ａ＝
「Ｌ」レベルを供給して、ＲＡＭ１を通常モードにす
る。これにより、入力側周辺回路３や出力側周辺回路４
がゲートアレイ２に接続され、各種入力データが入力さ
れると、ゲートアレイ２により処理された出力データが
出力される。これにより、ＲＡＭ１を周辺のゲートアレ
イ２と切り離して単独で、そのＲＡＭのアクセスタイム
等の測定することができる。During normal use, the test mode signal T / A = appears on the input side peripheral circuit 3 and the output side peripheral circuit 4.
The "L" level is supplied to put the RAM1 into the normal mode. As a result, the input side peripheral circuit 3 and the output side peripheral circuit 4 are
Is connected to the gate array 2, and when various input data are input, output data processed by the gate array 2 is output. As a result, the RAM 1 can be separated from the peripheral gate array 2 and the access time of the RAM can be measured independently.
【００１２】[0012]
【発明が解決しようとする課題】ところで、従来例のＲ
ＡＭ内蔵ゲートアレイ１３の試験方法によれば、図９
（ａ）に示すように、試験用クロック入力端子に試験ク
ロック信号ＴCKが入力されてから、出力側周辺回路４に
接続された試験用出力端子に試験出力データＴOUTが出
力される間の時間差ＴAA２を測定することにより行われ
る（図９（ｂ）参照）。By the way, the conventional R
According to the method of testing the AM-incorporated gate array 13, FIG.
As shown in (a), a time difference TAA2 between the input of the test clock signal TCK to the test clock input terminal and the output of the test output data TOUT to the test output terminal connected to the output side peripheral circuit 4. Is measured (see FIG. 9B).
【００１３】すなわち、図９（ｂ）において、時刻ｔ０
で入力側周辺回路３に試験クロック信号ＴCKが入力さ
れ、遅延時間Ｔ1 を経た時刻ｔ１において、該クロック
信号ＴCKがＲＡＭ１の入力レジスタに到達し、その真の
アクセスタイムＴAA１後の時刻ｔ２にて試験出力データ
ＴOUT が出力され、その試験出力データＴOUT が遅延時
間Ｔ２後の時刻ｔ３で出力側周辺回路４に現れる。That is, in FIG. 9B, time t0
Then, the test clock signal TCK is input to the input side peripheral circuit 3 and the clock signal TCK reaches the input register of the RAM1 at the time t1 after the delay time T1 and the test is performed at the time t2 after the true access time TAA1. The output data TOUT is output, and the test output data TOUT appears in the output side peripheral circuit 4 at time t3 after the delay time T2.
【００１４】このため、入力側周辺回路３，出力側周辺
回路４に至る試験入力配線や試験クロック配線による試
験データＤIN，試験クロック信号ＴCK及び試験出力デー
タＴOUT の遅延時間Ｔ１，Ｔ２がＲＡＭ１の真のアクセ
スタイムＴAA１に介入することとなる。このことで、半
導体集積回路装置の高機能化，高性能化に伴い、益々高
速化されるＲＡＭ１のアクセスタイムに対して、真の評
価をしようとする場合に、これらの遅延時間Ｔ１，Ｔ２
を無視することができない。Therefore, the delay times T1 and T2 of the test data DIN, the test clock signal TCK and the test output data TOUT by the test input wiring and the test clock wiring leading to the input side peripheral circuit 3 and the output side peripheral circuit 4 are true of the RAM1. Access time TAA1 of As a result, the delay times T1 and T2 can be reduced when the true evaluation is to be performed on the access time of the RAM 1 which is further increased in speed as the function and performance of the semiconductor integrated circuit device are improved.
Cannot be ignored.
【００１５】特に、内蔵ＲＡＭのアクセスタイムＴAA１
が１〔ｎｓ〕を切る半導体集積回路装置では、試験デー
タＤINや試験クロック信号ＴCKを外部から供給し、その
試験出力データＴOUT に基づいて測定する方法によって
は、真のアクセスタイムＴAA１を正確に測定することが
困難となる。In particular, the access time TAA1 of the built-in RAM
In the semiconductor integrated circuit device whose power consumption is less than 1 [ns], the true access time TAA1 is accurately measured depending on the method of supplying the test data DIN and the test clock signal TCK from the outside and measuring based on the test output data TOUT. Will be difficult to do.
【００１６】また、入力ラッチ−出力ラッチ間で、試験
クロック信号ＴCKの立ち上がり, 立ち下がりを捉えて真
のアクセスタイムＴAA１を測定しようとすれば、その出
力ラッチの感度，動作速度が測定精度に反映し、敢えて
高精度の測定装置を開発しようとすると、その開発期間
の長期化，その大型化が余儀なく無くされ、さらに、汎
用性に欠けるという問題がある。If it is attempted to measure the true access time TAA1 by capturing the rising and falling of the test clock signal TCK between the input latch and the output latch, the sensitivity and operating speed of the output latch are reflected in the measurement accuracy. However, if a high-precision measuring device is dared to be developed, there is a problem that the development period is extended and the size is increased, and the versatility is lacking.
【００１７】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、概略，被試験対象のアクセスタイ
ムを示すパルス幅の試験クロック信号を供給し、該パル
ス幅に基づいて固有のパルスを発生する試験用回路を構
成し、周辺回路の影響によらず、真のアクセスタイムを
正確に測定することが可能となる半導体集積回路装置及
びその試験方法の提供を目的とする。The present invention was created in view of the problems of the conventional example, and supplies a test clock signal having a pulse width indicating the access time of an object to be tested, and is unique based on the pulse width. It is an object of the present invention to provide a semiconductor integrated circuit device that constitutes a test circuit that generates a pulse and that can accurately measure a true access time regardless of the influence of peripheral circuits, and a test method thereof.
【００１８】[0018]
【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係る半導体集積回路装置の原理図であり、図２
（ａ），（ｂ）は、本発明に係る半導体集積回路装置の
試験方法の原理図をそれぞれ示している。[Means for Solving the Problems] FIGS. 1 (a) and 1 (b) are
2 is a principle diagram of a semiconductor integrated circuit device according to the present invention, and FIG.
(A), (b) has respectively shown the principle figure of the test method of the semiconductor integrated circuit device which concerns on this invention.
【００１９】本発明の第１の半導体集積回路装置は、図
１（ａ）に示すように、記憶回路素子Ｍを含む内部集積
回路１１の試験を補助する試験用回路１２が組み込まれ
た半導体集積回路装置において、前記試験用回路１２が
記憶回路素子Ｍの読出しデータＤOUT 及び動作クロック
信号ＣＫの論理出力値と、前記論理出力値及び記憶回路
素子Ｍの出力期待値ＤＲとに基づいて制御タイミング信
号ＳＦを発生することを特徴とする。As shown in FIG. 1A, the first semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit in which a test circuit 12 for assisting the test of the internal integrated circuit 11 including the memory circuit element M is incorporated. In the circuit device, the test circuit 12 causes the control timing signal based on the logical output value of the read data DOUT of the memory circuit element M and the operation clock signal CK, and the logical output value and the expected output value DR of the memory circuit element M. It is characterized by generating SF.
【００２０】なお、本発明の第１の半導体集積回路装置
において、前記試験用回路１２が図１（ｂ）に示すよう
に、記憶回路素子Ｍの読出しデータＤOUT と動作クロッ
ク信号ＣＫとに基づいて３値出力信号ＳＢを出力する信
号出力回路12Ａと、前記３値出力信号ＳＢと記憶回路素
子Ｍの出力期待値ＤＲとに基づいて制御タイミング信号
ＳＦを発生する信号発生回路12Ｂから成ることを特徴と
する。In the first semiconductor integrated circuit device of the present invention, the test circuit 12 is based on the read data DOUT of the memory circuit element M and the operation clock signal CK as shown in FIG. 1B. A signal output circuit 12A for outputting a ternary output signal SB, and a signal generation circuit 12B for generating a control timing signal SF based on the ternary output signal SB and an expected output value DR of the storage circuit element M are characterized. And
【００２１】さらに、本発明の第２の半導体集積回路装
置は第１の半導体集積回路装置において、図１（ｂ）に
示すように、前記信号発生回路12Ａの後段に、制御タイ
ミング信号ＳＦのパルス幅を拡幅する信号拡幅回路12Ｃ
が接続されることを特徴とする。Further, in the second semiconductor integrated circuit device of the present invention, in the first semiconductor integrated circuit device, as shown in FIG. 1B, a pulse of the control timing signal SF is provided at the subsequent stage of the signal generating circuit 12A. Signal widening circuit 12C to widen the width
Are connected.
【００２２】また、本発明の半導体集積回路装置の第１
の試験方法は、少なくとも、図２（ａ）に示すように、
被試験対象１３となる記憶回路素子Ｍを含む内部集積回
路１１を試験する方法において、図２（ｂ）の処理フロ
ーチャートに示すように、まず、ステップＰ１で前記被
試験対象１３に試験クロック信号ＴCK及び試験データＴ
INの供給処理をし、次いで、ステップＰ２で前記被試験
対象１３から帰還する制御タイミング信号ＳＦの監視処
理をし、その後、ステップＰ３で前記制御タイミング信
号ＳＦに基づいて記憶回路素子ＭのアクセスタイムＴＡ
Ａを測定することを特徴とする。The first aspect of the semiconductor integrated circuit device of the present invention
The test method of at least, as shown in FIG.
In the method of testing the internal integrated circuit 11 including the memory circuit element M to be the test target 13, as shown in the processing flowchart of FIG. 2B, first, at step P1, the test clock signal TCK is sent to the test target 13 as described above. And test data T
IN is supplied, and then in step P2, the control timing signal SF returned from the device under test 13 is monitored. Then, in step P3, the access time of the memory circuit element M is determined based on the control timing signal SF. TA
It is characterized in that A is measured.
【００２３】なお、本発明の半導体集積回路装置の第１
の試験方法において、前記制御タイミング信号ＳＦは、
記憶回路素子Ｍの試験出力データＴOUT 及び試験クロッ
ク信号ＴCKの論理出力値と、前記論理出力値及び記憶回
路素子Ｍの出力期待値ＤＲとに基づいて発生されること
を特徴とする。The first semiconductor integrated circuit device of the present invention
In the test method of, the control timing signal SF is
It is generated based on the logical output value of the test output data TOUT of the memory circuit element M and the test clock signal TCK, and the logical output value and the expected output value DR of the memory circuit element M.
【００２４】さらに、本発明の半導体集積回路装置の第
１の試験方法において、図２（ｂ）の処理フローチャー
トのステップP3Ａで前記記憶回路素子Ｍのアクセスタイ
ムＴＡＡの測定の際に、被試験対象１３から帰還する制
御タイミング信号ＳＦに基づいて試験クロック信号ＴCK
のパルス幅制御をすることを特徴とする。Further, in the first test method of the semiconductor integrated circuit device of the present invention, the object to be tested is measured when the access time TAA of the memory circuit element M is measured in step P3A of the processing flowchart of FIG. 2 (b). 13 based on the control timing signal SF fed back from the test clock signal TCK
It is characterized in that the pulse width is controlled.
【００２５】また、本発明の半導体集積回路装置の第２
の試験方法は第１の試験方法において、前記記憶回路素
子ＭのアクセスタイムＴＡＡの測定の際に、前記記憶回
路素子Ｍに内部クロック信号ＣLKを供給し、前記内部ク
ロック信号ＣLKのパルス幅を制御タイミング信号ＳＦに
基づいて制御をし、前記内部クロック信号ＣLKのパルス
幅を測定することを特徴とし、上記目的を達成する。The second aspect of the semiconductor integrated circuit device of the present invention
In the first test method, when the access time TAA of the memory circuit element M is measured, an internal clock signal CLK is supplied to the memory circuit element M to control the pulse width of the internal clock signal CLK. The above object is achieved by performing control based on the timing signal SF and measuring the pulse width of the internal clock signal CLK.
【００２６】[0026]
【作 用】本発明の第１の半導体集積回路装置によれ
ば、図１（ａ）に示すように、試験用回路１２が設けら
れ、記憶回路素子Ｍの読出しデータＤOUT 及び動作クロ
ック信号ＣＫの論理出力値と、該論理出力値及び記憶回
路素子Ｍの出力期待値ＤＲとに基づいて該試験用回路１
２から制御タイミング信号ＳＦが発生される。[Operation] According to the first semiconductor integrated circuit device of the present invention, as shown in FIG. 1A, the test circuit 12 is provided, and the read data DOUT of the memory circuit element M and the operation clock signal CK are The test circuit 1 based on the logical output value and the expected output value DR of the logical output value and the memory circuit element M.
2, the control timing signal SF is generated.
【００２７】このため、概略，被試験対象１３のアクセ
スタイムＴＡＡを示すパルス幅の試験クロック信号ＴCK
や内部クロック信号ＣLK等の動作クロックＣＫを精度良
く発生させ、さらに、当該試験用回路１２と入力ラッチ
回路とを組み合わせ、該制御タイミング信号ＳＦを検出
することにより、記憶回路素子Ｍの周辺回路によらず、
その記憶回路素子Ｍの絶対値の小さなアクセスタイムＴ
ＡＡを精度良く測定することが可能となる。Therefore, in general, the test clock signal TCK having a pulse width indicating the access time TAA of the object 13 to be tested.
Or an internal clock signal CLK or the like, an operation clock CK is generated with high precision, the test circuit 12 and an input latch circuit are combined with each other, and the control timing signal SF is detected. No matter what,
The access time T of the memory circuit element M having a small absolute value
It becomes possible to measure AA with high accuracy.
【００２８】すなわち、図１（ｂ）において、試験用回
路１２の信号出力回路12Ａにより、記憶回路素子Ｍの読
出しデータＤOUT と動作クロック信号ＣＫとに基づいて
３値出力信号ＳＢが出力されると、その３値出力信号Ｓ
Ｂと記憶回路素子Ｍの出力期待値ＤＲとに基づいて制御
タイミング信号ＳＦが信号発生回路12Ｂから発生され
る。That is, in FIG. 1B, when the signal output circuit 12A of the test circuit 12 outputs the ternary output signal SB based on the read data DOUT of the memory circuit element M and the operation clock signal CK. , Its three-value output signal S
The control timing signal SF is generated from the signal generating circuit 12B based on B and the expected output value DR of the memory circuit element M.
【００２９】例えば、信号発生回路12Ｂは動作クロック
信号ＣＫのパルス幅がアクセスタイムＴＡＡより大きい
場合に制御タイミング信号ＳＦを発生する。これによ
り、該クロック信号ＣＫのパルス幅がほぼ記憶回路素子
ＭのアクセスタイムＴＡＡを表すことになり、この制御
タイミング信号ＳＦの発生境界点を外部又は内部で検出
することにより、従来例のような記憶回路素子Ｍの周辺
回路に至る試験入力配線や試験クロック配線による試験
データＴIN，試験クロック信号ＴCK及び試験出力データ
ＴOUT の遅延時間Ｔ１，Ｔ２が記憶回路素子Ｍの真のア
クセスタイムＴＡＡに直接介入しなくなる。For example, the signal generation circuit 12B generates the control timing signal SF when the pulse width of the operation clock signal CK is larger than the access time TAA. As a result, the pulse width of the clock signal CK almost represents the access time TAA of the memory circuit element M, and by detecting the generation boundary point of the control timing signal SF externally or internally, as in the conventional example. The delay times T1 and T2 of the test data TIN, the test clock signal TCK, and the test output data TOUT by the test input wiring and the test clock wiring reaching the peripheral circuit of the memory circuit element M directly intervene in the true access time TAA of the memory circuit element M. Will not do.
【００３０】このことで、半導体集積回路装置の高機能
化，高性能化に伴い、益々高速化される記憶回路素子Ｍ
のアクセスタイムＴＡＡに対して、従来例のような遅延
時間Ｔ１，Ｔ２の影響に左右されなくなり、その真の評
価をすることが可能となる。As a result, the speed of the memory circuit element M is further increased as the function and performance of the semiconductor integrated circuit device are improved.
The access time TAA is not affected by the influence of the delay times T1 and T2 as in the conventional example, and the true evaluation can be performed.
【００３１】特に、内蔵記憶回路素子Ｍのアクセスタイ
ムＴＡＡが１〔ｎｓ〕を切る半導体集積回路装置におい
ても、従来例のような試験データＤINや試験クロック信
号ＴCKを外部から供給し、その試験出力データＴOUT に
基づいて測定する方法に比べて、真のアクセスタイムＴ
ＡＡを正確に測定することが可能となる。In particular, even in a semiconductor integrated circuit device in which the access time TAA of the built-in memory circuit element M is less than 1 [ns], the test data DIN and the test clock signal TCK as in the conventional example are supplied from the outside and the test output thereof is output. Compared to the method of measuring based on the data TOUT, the true access time T
It becomes possible to measure AA accurately.
【００３２】さらに、本発明の第２の半導体集積回路装
置によれば、図１（ｂ）に示すように、信号発生回路12
Ｂの後段に、制御タイミング信号ＳＦのパルス幅を拡幅
する信号拡幅回路12Ｃが接続される。Furthermore, according to the second semiconductor integrated circuit device of the present invention, as shown in FIG.
A signal widening circuit 12C for widening the pulse width of the control timing signal SF is connected to the subsequent stage of B.
【００３３】このため、パルス幅の短い制御タイミング
信号ＳＦを検出する能力のない測定装置であっても、そ
のタイミング信号ＳＦが信号拡幅回路12Ｃにより拡幅さ
れることにより、入力ラッチ−出力ラッチ間で、試験ク
ロック信号ＴCKの立ち上がり, 立ち下がりを捉えて真の
アクセスタイムＴＡＡを測定する方法に比べて、その出
力ラッチの感度，動作速度等の測定精度に依存されるこ
となく、低精度の測定装置により、該アクセスタイムＴ
ＡＡを測定することが可能となる。Therefore, even in a measuring device which is not capable of detecting the control timing signal SF having a short pulse width, the timing signal SF is widened by the signal widening circuit 12C, so that the input latch and the output latch are connected. Compared with the method of measuring the true access time TAA by catching the rising and falling of the test clock signal TCK, the measuring device of low accuracy is not dependent on the measuring accuracy of the output latch sensitivity and operating speed. Therefore, the access time T
It becomes possible to measure AA.
【００３４】これにより、ＲＡＭ内蔵半導体集積回路装
置の試験装置の汎用性を図ることが可能となる。また、
本発明の半導体集積回路装置の第１の試験方法によれ
ば、図２（ｂ）の処理フローチャートに示すように、ス
テップＰ１で被試験対象１３に試験クロック信号ＴCK及
び試験データＴINが供給処理されると、ステップＰ２で
被試験対象１３から帰還する制御タイミング信号ＳＦが
監視処理され、その後、ステップＰ３で制御タイミング
信号ＳＦに基づいて記憶回路素子ＭのアクセスタイムＴ
ＡＡが測定される。As a result, the versatility of the test device for the semiconductor integrated circuit device with built-in RAM can be achieved. Also,
According to the first test method of the semiconductor integrated circuit device of the present invention, as shown in the processing flowchart of FIG. 2B, the test clock signal TCK and the test data TIN are supplied to the device under test 13 in step P1. Then, in step P2, the control timing signal SF returned from the device under test 13 is monitored, and then in step P3, the access time T of the memory circuit element M is based on the control timing signal SF.
AA is measured.
【００３５】例えば、ステップＰ２で試験クロック信号
ＴCKのパルス幅がアクセスタイムＴＡＡより大きい場合
に、記憶回路素子Ｍの試験出力データＴOUT 及び試験ク
ロック信号ＴCKの論理出力値と、該論理出力値及び記憶
回路素子Ｍの出力期待値ＤＲとに基づいて発生された制
御タイミング信号ＳＦが検出される。この際に、ステッ
プP3Ａで被試験対象１３から帰還する制御タイミング信
号ＳＦに基づいて試験クロック信号ＴCKのパルス幅が制
御される。For example, when the pulse width of the test clock signal TCK is larger than the access time TAA in step P2, the test output data TOUT of the memory circuit element M and the logic output value of the test clock signal TCK, the logic output value and the storage The control timing signal SF generated based on the expected output value DR of the circuit element M is detected. At this time, the pulse width of the test clock signal TCK is controlled based on the control timing signal SF returned from the device under test 13 in step P3A.
【００３６】このため、試験クロック信号ＴCKの立ち下
がりに同期して試験データＴINを入力ラッチし、その立
ち上がりに同期して読出しデータＤOUT を出力する記憶
回路素子ＭのアクセスタイムＴＡＡにつき、制御タイミ
ング信号ＳＦに基づいて信号出力回路12Ａの３値出力信
号ＳＢを適正に校正することにより、それを精度良く測
定することが可能となる。Therefore, the control timing signal for the access time TAA of the memory circuit element M which inputs and latches the test data TIN in synchronization with the trailing edge of the test clock signal TCK and outputs the read data DOUT in synchronization with its leading edge. By properly calibrating the ternary output signal SB of the signal output circuit 12A based on SF, it becomes possible to measure it accurately.
【００３７】これにより、概略，被試験対象１３のアク
セスタイムＴＡＡを示すパルス幅の試験クロック信号Ｔ
CKを供給し、該パルス幅に基づいて制御タイミング信号
ＳＦを発生する試験用回路１２を構成することにより、
該試験クロック信号ＴCKのパルス幅を観測することで、
その周辺回路の影響によらず、真のアクセスタイムＴＡ
Ａを正確に測定することが可能となる。As a result, the test clock signal T having a pulse width that roughly indicates the access time TAA of the device under test 13 is obtained.
By supplying the CK and configuring the test circuit 12 that generates the control timing signal SF based on the pulse width,
By observing the pulse width of the test clock signal TCK,
True access time TA regardless of the influence of its peripheral circuits
It becomes possible to measure A accurately.
【００３８】また、本発明の半導体集積回路装置の第２
の試験方法によれば、記憶回路素子Ｍのアクセスタイム
ＴＡＡの測定の際に、ステップP3Ａで記憶回路素子Ｍに
内部クロック信号ＣLKが供給され、該内部クロック信号
ＣLKのパルス幅が制御タイミング信号ＳＦに基づいて制
御され、これに基づいて内部クロック信号ＣLKのパルス
幅が測定される。The second aspect of the semiconductor integrated circuit device of the present invention
According to this test method, when measuring the access time TAA of the memory circuit element M, the internal clock signal CLK is supplied to the memory circuit element M in step P3A, and the pulse width of the internal clock signal CLK is the control timing signal SF. The pulse width of the internal clock signal CLK is measured based on this control.
【００３９】このため、概略，被試験対象１３のアクセ
スタイムＴＡＡを示すパルス幅の内部クロック信号ＣLK
を供給し、該パルス幅に基づいて制御タイミング信号Ｓ
Ｆを発生する試験用回路１２を構成することにより、該
内部クロック信号ＣLKのパルス幅を観測することで、そ
の周辺回路の影響によらず、真のアクセスタイムＴＡＡ
を正確に測定することが可能となる。Therefore, roughly, the internal clock signal CLK having a pulse width indicating the access time TAA of the device under test 13 is obtained.
And a control timing signal S based on the pulse width.
By observing the pulse width of the internal clock signal CLK by configuring the test circuit 12 that generates F, the true access time TAA can be obtained regardless of the influence of the peripheral circuits.
Can be accurately measured.
【００４０】これにより、第１の試験方法と同様に、Ｒ
ＡＭ内蔵ゲートアレイ等の記憶回路素子Ｍのアクセスタ
イムＴＡＡについて、その詳細評価を精度の低い測定系
においても実施することができ、記憶回路素子Ｍ評価に
おいて重要なパラメータであるアクセスタイムＴＡＡの
実力を精度良く認識することが可能となる。Thus, as in the first test method, R
The detailed evaluation of the access time TAA of the memory circuit element M such as the gate array with built-in AM can be performed in a measurement system with low accuracy, and the ability of the access time TAA, which is an important parameter in the evaluation of the memory circuit element M, can be improved. It is possible to recognize with high accuracy.
【００４１】[0041]
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜８は、本発明の実施例に係る半
導体集積回路装置及びその試験方法を説明する図であ
る。Embodiments of the present invention will now be described with reference to the drawings. 3 to 8 are views for explaining a semiconductor integrated circuit device and a test method thereof according to an embodiment of the present invention.
【００４２】（１）第１の実施例の説明 図３は、本発明の第１の実施例に係るＲＡＭ内蔵ゲート
アレイの全体構成図であり、図４はそのパスフラグ検出
回路の構成図であり、図５はその動作説明図をそれぞれ
示している。(1) Description of the First Embodiment FIG. 3 is an overall block diagram of a RAM built-in gate array according to the first embodiment of the present invention, and FIG. 4 is a block diagram of its pass flag detection circuit. , FIG. 5 is a diagram for explaining the operation.
【００４３】例えば、被試験対象１３の一例となるＲＡ
Ｍ内蔵ゲートアレイ２３は図３において、ゲートアレイ
２１，パスフラグ検出回路２２，ＲＡＭ21Ａ，入力側周
辺回路21Ｂ，出力側周辺回路21Ｄ及び各種入出力端子等
から成る。For example, RA which is an example of the test object 13
3, the M built-in gate array 23 includes a gate array 21, a path flag detection circuit 22, a RAM 21A, an input side peripheral circuit 21B, an output side peripheral circuit 21D, various input / output terminals and the like.
【００４４】すなわち、ゲートアレイ２１は内部集積回
路１１の一実施例であり、論理積，論理和等の論理ゲー
ト回路から成り、通常入力バッファ，通常出力バッファ
やＲＡＭ21Ａの通常入力ポートや通常出力ポートに接続
される。That is, the gate array 21 is one embodiment of the internal integrated circuit 11, and is composed of a logical gate circuit such as a logical product and a logical sum, and is a normal input buffer, a normal output buffer, and a normal input port and a normal output port of the RAM 21A. Connected to.
【００４５】パスフラグ検出回路２２は試験用回路１２
の一実施例であり、ゲートアレイ２１に接続されたＲＡ
Ｍ21Ａの試験を補助するものである。例えば、パスフラ
グ検出回路２２はＲＡＭ21Ａの読出しデータＤOUT の一
例となる試験出力データＴIN及び動作クロック信号ＣＫ
の一例となる試験クロック信号ＴCKの論理出力値と、該
論理出力値及びＲＡＭ21Ａの出力期待値ＤＲの一例とな
る比較データとに基づいて制御タイミング信号ＳＦの一
例となるパスフラグを発生する。なお、パスフラグ検出
回路２２の内部構成については、図４において詳述す
る。The pass flag detection circuit 22 is the test circuit 12
Which is one example of the RA connected to the gate array 21.
It assists the M21A test. For example, the pass flag detection circuit 22 uses the test output data TIN and the operation clock signal CK as an example of the read data DOUT of the RAM 21A.
A path flag, which is an example of the control timing signal SF, is generated based on the logic output value of the test clock signal TCK, which is an example, and the comparison data, which is an example of the logic output value and the expected output value DR of the RAM 21A. The internal configuration of the pass flag detection circuit 22 will be described in detail with reference to FIG.
【００４６】また、ＲＡＭ21Ａは記憶回路素子Ｍの一例
であり、ゲートアレイ２１で各種論理処理されるデータ
やその結果データを一時記憶するものである。入力側周
辺回路21ＢはテストモードＴ／Ａに基づいてゲートアレ
イ２１とＲＡＭ21Ａとを切り離し、試験データＴINや試
験クロック信号ＴCKをＲＡＭ21Ａに供給するものであ
る。なお、入力側周辺回路21Ｂ内に設けられた入力ラッ
チ回路21Ｃは試験クロック信号ＴCKに基づいて試験デー
タＴINをラッチするものである。Further, the RAM 21A is an example of the memory circuit element M, and temporarily stores data which is variously logically processed by the gate array 21 and its result data. The input side peripheral circuit 21B disconnects the gate array 21 and the RAM 21A based on the test mode T / A and supplies the test data TIN and the test clock signal TCK to the RAM 21A. The input latch circuit 21C provided in the input side peripheral circuit 21B latches the test data TIN based on the test clock signal TCK.
【００４７】さらに、出力側周辺回路21Ｄはテストモー
ドＴ／Ａに基づいてゲートアレイ２１とＲＡＭ21Ａとを
切り離し、ＲＡＭ21Ａから読み出された試験出力データ
ＴOUT を外部に出力するものである。なお、テストモー
ドＴ／Ａが非試験モード（通常使用時）に設定される
と、ゲートアレイ２１に入力される通常入力データｄin
に基づいて通常出力データｄout を出力することができ
る。Further, the output side peripheral circuit 21D disconnects the gate array 21 from the RAM 21A based on the test mode T / A and outputs the test output data TOUT read from the RAM 21A to the outside. When the test mode T / A is set to the non-test mode (during normal use), the normal input data din input to the gate array 21 is input.
The normal output data dout can be output based on
【００４８】図４は、本発明の第１の実施例に係るパス
フラグ検出回路の構成図である。例えば、ＲＡＭ21Ａの
試験を補助するパスフラグ検出回路２２は図４におい
て、入力回路22Ａ，３値出力回路22Ｂ及びパルス検出回
路22Ｃから成る。FIG. 4 is a block diagram of a path flag detection circuit according to the first embodiment of the present invention. For example, the path flag detection circuit 22 for assisting the test of the RAM 21A is composed of an input circuit 22A, a ternary output circuit 22B and a pulse detection circuit 22C in FIG.
【００４９】すなわち、入力回路22Ａ，３値出力回路22
Ｂは信号出力回路12Ａの一実施例を構成し、ＲＡＭ21Ａ
の読出しデータＤOUT と試験クロック信号ＴCKとに基づ
いて３値出力信号ＳＢを出力するものである。例えば、
入力回路22Ａはｎｐｎ型のバイポーラトランジスタ（以
下第１，第２のトランジスタという）Ｑ１，Ｑ２，抵抗
素子Ｒ１，Ｒ２から成り、８ビットの相補性の読出しデ
ータＡ，Ａバー（反転記号の上線を省略する。）に係る
電流値を検出し、その電圧降下を３値出力回路22Ｂに出
力する。That is, the input circuit 22A and the three-value output circuit 22
B constitutes an embodiment of the signal output circuit 12A, and includes a RAM 21A
The ternary output signal SB is output based on the read data DOUT and the test clock signal TCK. For example,
The input circuit 22A is composed of npn-type bipolar transistors (hereinafter referred to as first and second transistors) Q1 and Q2 and resistance elements R1 and R2. The current value according to the above description is detected and the voltage drop is output to the ternary output circuit 22B.
【００５０】３値出力回路22Ｂはｎｐｎ型のバイポーラ
トランジスタ（以下第３〜第９のトランジスタという）
Ｑ３〜Ｑ９，抵抗素子Ｒ３〜Ｒ５から成る。例えば、第
３〜第６のトランジスタＱ３〜Ｑ６，抵抗素子Ｒ３から
成る２組の差動対トランジスタ回路と、第８，第９のト
ランジスタＱ８，Ｑ９，抵抗素子Ｒ４，Ｒ５から成る第
１の定電流源Ｉo1とにより、８ビットの読出しデータＤ
OUT と、丸Ｃ点に供給された試験クロック信号ＴCKとに
基づいて丸Ｘ点に３値出力信号ＳＢが発生され、第７の
トランジスタＱ７，抵抗素子Ｒ６から成る出力回路から
パルス検出回路22Ｃにそれが出力される（丸Ｂ点参
照）。The three-value output circuit 22B is an npn-type bipolar transistor (hereinafter referred to as third to ninth transistors).
It is composed of Q3 to Q9 and resistance elements R3 to R5. For example, two sets of differential pair transistor circuits composed of third to sixth transistors Q3 to Q6 and resistance element R3, and a first constant circuit composed of eighth and ninth transistors Q8 and Q9 and resistance elements R4 and R5. 8-bit read data D by the current source Io1
Based on OUT and the test clock signal TCK supplied to the circle C point, the ternary output signal SB is generated at the circle X point, and the pulse detector circuit 22C is output from the output circuit including the seventh transistor Q7 and the resistance element R6. It is output (see circle B).
【００５１】また、３値出力レベルは，例えば、３値出
力回路の第３〜第９のトランジスタＱ３〜Ｑ９や抵抗素
子Ｒ３〜Ｒ５を調整して、表１のように設定する。The ternary output level is set as shown in Table 1 by adjusting, for example, the third to ninth transistors Q3 to Q9 and the resistance elements R3 to R5 of the ternary output circuit.
【００５２】[0052]
【表１】 [Table 1]
【００５３】なお、本発明の実施例では、丸Ｘ点に発生
された３値出力信号ＳＢのみでは、ＲＡＭ21Ａの読出デ
ータＤOUT の「０不良」（「０」を読み出そうとすると
それが不良になる論理）と「１不良」（「１」を読み出
そうとするとそれが不良になる論理）とを分離して検出
することができないが、丸Ｙ点の出力を取り出すことに
より、その読出データＤOUT の「０不良」と「１不良」
とを分離して検出することができる。また、３値出力信
号ＳＢは第７のトランジスタＱ７，抵抗素子Ｒ６から成
る出力回路からパルス検出回路22Ｃに出力される（丸Ｂ
点参照）。In the embodiment of the present invention, only the ternary output signal SB generated at the round X point is "0 defective"("0") in the read data DOUT of the RAM 21A. Can not be detected separately from the "1 failure" and the "1 failure" (the logic that causes a failure when "1" is read), but by reading out the output of the circle Y point, "0 failure" and "1 failure" of data DOUT
And can be detected separately. The ternary output signal SB is output from the output circuit including the seventh transistor Q7 and the resistance element R6 to the pulse detection circuit 22C (circle B).
See point).
【００５４】さらに、パルス検出回路22Ｃは信号発生回
路12Ｂの一実施例であり、３値出力信号ＳＢとＲＡＭ21
Ａの比較データＤＲとに基づいてパスフラグＳＦを発生
するものである。例えば、パルス検出回路22Ｃはｎｐｎ
型のバイポーラトランジスタ（以下第10〜第17のトラン
ジスタという）Ｑ10〜Ｑ17，抵抗素子Ｒ６〜Ｒ９及びダ
イオードＤから成る。Further, the pulse detection circuit 22C is an embodiment of the signal generation circuit 12B, and is a ternary output signal SB and RAM 21.
The pass flag SF is generated based on the comparison data DR of A. For example, the pulse detection circuit 22C is npn
Type bipolar transistors (hereinafter referred to as tenth to seventeenth transistors) Q10 to Q17, resistance elements R6 to R9, and a diode D.
【００５５】例えば、第10〜第13のトランジスタＱ10〜
Ｑ13，抵抗素子Ｒ７から成る差動対トランジスタ回路
と、第14，第15のトランジスタＱ14, Ｑ15，抵抗素子Ｒ
８から成る第２の定電流源Ｉo2とにより、丸Ｂ点に入力
された３値出力信号ＳＢと、丸Ｄ点に供給されたＲＡＭ
21Ａの比較データＤＲとに基づいてパスフラグＳＦが発
生され、第17のトランジスタＱ17，抵抗素子Ｒ９から成
る出力回路から外部にそれが出力される（丸Ｆ点参
照）。また、本発明の実施例では試験クロック信号ＴCK
のパルス幅がアクセスタイムＴＡＡより大きい場合にパ
スフラグＳＦが発生し、それが極短いパルス幅となる。For example, tenth to thirteenth transistors Q10 to
A differential pair transistor circuit composed of Q13 and a resistance element R7, and fourteenth and fifteenth transistors Q14, Q15 and a resistance element R
By the second constant current source Io2 composed of 8, the ternary output signal SB input to the circle B point and the RAM supplied to the circle D point
The pass flag SF is generated based on the comparison data DR of 21A, and the pass flag SF is output to the outside from the output circuit including the seventeenth transistor Q17 and the resistance element R9 (see a circle F point). In the embodiment of the present invention, the test clock signal TCK
When the pulse width of is larger than the access time TAA, the pass flag SF is generated, and it has an extremely short pulse width.
【００５６】このようにして、本発明の実施例に係るＲ
ＡＭ内蔵ゲートアレイによれば、図３，４に示すよう
に、パスフラグ検出回路２２が設けられ、ＲＡＭ21Ａの
試験データＴOUT 及び試験クロック信号ＴCKの論理出力
値と、該論理出力値及びＲＡＭ21Ａの比較データＤＲと
に基づいて該パスフラグ検出回路２２からパスフラグＳ
Ｆが発生される。Thus, R according to the embodiment of the present invention
According to the AM built-in gate array, as shown in FIGS. 3 and 4, the pass flag detection circuit 22 is provided, and the logical output value of the test data TOUT and the test clock signal TCK of the RAM 21A and the logical output value and the comparison data of the RAM 21A. The pass flag S from the pass flag detection circuit 22 based on DR
F is generated.
【００５７】このため、概略，ＲＡＭ内蔵ゲートアレイ
１３のＲＡＭ21ＡのアクセスタイムＴＡＡを示すパルス
幅の試験クロック信号ＴCKを精度良く発生させ、さら
に、当該パスフラグ検出回路２２と入力ラッチ回路21Ｃ
とを組み合わせ、該パスフラグＳＦを検出することによ
り、ＲＡＭ21Ａの周辺回路によらず、そのＲＡＭ21Ａの
絶対値の小さなアクセスタイムＴＡＡを精度良く測定す
ることが可能となる。Therefore, roughly, the test clock signal TCK having a pulse width indicating the access time TAA of the RAM 21A of the RAM built-in gate array 13 is accurately generated, and the pass flag detection circuit 22 and the input latch circuit 21C are further generated.
By combining with and detecting the pass flag SF, the access time TAA having a small absolute value in the RAM 21A can be accurately measured regardless of the peripheral circuit of the RAM 21A.
【００５８】すなわち、図５において、パスフラグ検出
回路２２の３値出力回路22Ｂにより、８ビットのＲＡＭ
21Ａの読出しデータＤOUT と試験クロック信号ＴCKとに
基づいて３値出力信号ＳＢが出力されると、その３値出
力信号ＳＢとＲＡＭ21Ａの比較データＤＲとに基づいて
パスフラグＳＦがパルス検出回路22Ｂから発生される。That is, in FIG. 5, the 3-value output circuit 22B of the path flag detection circuit 22 causes the 8-bit RAM to operate.
When the ternary output signal SB is output based on the read data DOUT of 21A and the test clock signal TCK, a pass flag SF is generated from the pulse detection circuit 22B based on the ternary output signal SB and the comparison data DR of the RAM 21A. To be done.
【００５９】例えば、試験クロック信号ＴCKのパルス幅
がアクセスタイムＴＡＡより大きい場合に、３値出力回
路22ＢからパスフラグＳＦが発生されることにより、該
クロック信号ＴCKのパルス幅がほぼＲＡＭ21Ａのアクセ
スタイムＴＡＡを表すことになり、このパスフラグＳＦ
の発生境界点を外部又は内部で検出することにより、従
来例のようなＲＡＭ21Ａの周辺回路に至る試験入力配線
や試験クロック配線による試験データＤIN，試験クロッ
ク信号ＴCK及び試験出力データＴOUT の遅延時間Ｔ１，
Ｔ２がＲＡＭ21Ａの真のアクセスタイムＴＡＡに直接介
入しなくなる。For example, when the pulse width of the test clock signal TCK is larger than the access time TAA, the pass flag SF is generated from the ternary output circuit 22B so that the pulse width of the clock signal TCK is almost the access time TAA of the RAM 21A. And the pass flag SF
By detecting the generation boundary point of the test signal externally or internally, the delay time T1 of the test data DIN, the test clock signal TCK and the test output data TOUT by the test input wiring and the test clock wiring reaching the peripheral circuit of the RAM 21A as in the conventional example. ，
T2 will not directly intervene in the true access time TAA of RAM 21A.
【００６０】このことで、半導体集積回路装置の高機能
化，高性能化に伴い、益々高速化されるＲＡＭ21Ａのア
クセスタイムＴＡＡに対して、従来例のような遅延時間
Ｔ１，Ｔ２の影響に左右されなくなり、その真の評価を
することが可能となる。As a result, the influence of the delay times T1 and T2 as in the conventional example is affected by the access time TAA of the RAM 21A, which is becoming faster due to the higher functionality and higher performance of the semiconductor integrated circuit device. It will not be done and it will be possible to make a true evaluation of it.
【００６１】特に、内蔵ＲＡＭ21ＡのアクセスタイムＴ
ＡＡが１〔ｎｓ〕を切る半導体集積回路装置において
も、従来例のような試験データＤINや試験クロック信号
ＴCKを外部から供給し、その試験出力データＴOUT に基
づいて測定する方法に比べて、真のアクセスタイムＴＡ
Ａを正確に測定することが可能となる。In particular, the access time T of the internal RAM 21A
Even in a semiconductor integrated circuit device in which AA is less than 1 [ns], it is more true than the method in which the test data DIN and the test clock signal TCK are externally supplied and the measurement is performed based on the test output data TOUT as in the conventional example. Access time TA
It becomes possible to measure A accurately.
【００６２】次に、本発明の実施例に係る半導体集積回
路装置の試験方法について、当該ＲＡＭ内蔵ゲートアレ
イ２３のパスフラグ検出回路の動作を補足しながら説明
をする。Next, a method of testing the semiconductor integrated circuit device according to the embodiment of the present invention will be described while supplementing the operation of the path flag detection circuit of the RAM built-in gate array 23.
【００６３】図６は、本発明の各実施例に係るＲＡＭ内
蔵ゲートアレイの試験フローチャートであり、図８はそ
の試験フローチャートの補足説明図をそれぞれ示してい
る。例えば、図３に示すような、ＲＡＭ内蔵ゲートアレ
イ（以下被試験ゲートアレイという）２３のＲＡＭ21Ａ
のアクセスタイムＴＡＡを測定する場合、図６におい
て、まず、ステップＰ１で被試験ゲートアレイ２３とＬ
ＳＩテスタ２４とを接続する。この際に、図７に示すよ
うに、被試験ゲートアレイ２３の試験入力端子Ｔ１，試
験クロック入力端子Ｔ２，テストモード端子Ｔ３及び比
較データ入力端子Ｔ４がＬＳＩテスタ２４の試験信号出
力部ｏut１〜ｏut４に接続され、また、被試験ゲートア
レイ２３のパスフラグ検出端子Ｔ５や試験出力端子Ｔ６
がＬＳＩテスタ２４の試験信号入力部in１，in２に接続
される。FIG. 6 is a test flowchart for the RAM built-in gate array according to each embodiment of the present invention, and FIG. 8 is a supplementary explanatory view of the test flowchart. For example, as shown in FIG. 3, the RAM 21A of the RAM built-in gate array (hereinafter referred to as the gate array under test) 23.
In order to measure the access time TAA of the gate array 23 in FIG.
Connect with SI tester 24. At this time, as shown in FIG. 7, the test input terminal T1, the test clock input terminal T2, the test mode terminal T3, and the comparison data input terminal T4 of the gate array under test 23 are the test signal output parts out1 to out4 of the LSI tester 24. And the pass flag detection terminal T5 and the test output terminal T6 of the gate array 23 under test.
Are connected to the test signal input units in1 and in2 of the LSI tester 24.
【００６４】次に、ステップＰ２で被試験ゲートアレイ
２３にテストモード信号Ｔ／Ａ，試験クロック信号ＴC
K，試験データＴINを供給し、該モード信号Ｔ／Ａを選
択する。この際に、ＬＳＩテスタ２４の試験信号出力部
ｏut１〜ｏut４から被試験ゲートアレイ２３の入力側周
辺回路21Ａやパスフラグ検出回路２２に各信号Ｔ／Ａ，
ＴCK，ＴINが出力される。例えば、テストモード信号Ｔ
／Ａを「Ｈ」レベルにして、ＲＡＭ21Ａをテストモード
にする。これにより、ＲＡＭ21Ａがゲートアレイ２１か
ら切り離される。Next, at step P2, the gate array 23 to be tested is supplied with the test mode signal T / A and the test clock signal TC.
K and test data TIN are supplied and the mode signal T / A is selected. At this time, each of the signals T / A, from the test signal output parts out1 to out4 of the LSI tester 24 to the input side peripheral circuit 21A of the gate array under test 23 and the path flag detection circuit 22.
TCK and TIN are output. For example, the test mode signal T
/ A is set to "H" level to put the RAM 21A in the test mode. As a result, the RAM 21A is separated from the gate array 21.
【００６５】次いで、ステップＰ３でパスフラグ検出回
路２２から帰還するパスフラグＳＦの監視処理を開始す
る。この際に、パスフラグ検出回路２２ではＲＡＭ21Ａ
の試験出力データＴOUT 及び試験クロック信号ＴCKの論
理出力値と、論理出力値及びＲＡＭ21Ａの比較データＤ
Ｒとに基づいてパスフラグＳＦが発生される。Then, in step P3, the monitoring process of the path flag SF returned from the path flag detection circuit 22 is started. At this time, the pass flag detection circuit 22 uses the RAM 21A.
Test output data TOUT and the test clock signal TCK logic output value and the logic output value and the comparison data D of the RAM 21A.
The pass flag SF is generated based on R and.
【００６６】その後、ステップＰ４で試験クロック信号
ＴCKのパルス幅を可変する。この際に、ＬＳＩテスタ２
４の試験クロック信号ＴCKのパルス幅が自動調整され
る。次に、ステップＰ５でパスフラグＳＦの検出有無に
係わり、その境界点を確認する。この際に、パスフラグ
ＳＦが検出されている場合（ＹES）には、ステップＰ４
に戻って、例えば、試験クロック信号ＴCKのパルス幅を
縮小する。また、パスフラグＳＦが検出されなくなる境
界点に達っした場合（ＮＯ）には、ステップＰ６に移行
する。Then, in step P4, the pulse width of the test clock signal TCK is varied. At this time, the LSI tester 2
The pulse width of the test clock signal TCK of 4 is automatically adjusted. Next, in step P5, the boundary point is confirmed depending on whether or not the pass flag SF is detected. At this time, if the pass flag SF is detected (YES), step P4
Then, for example, the pulse width of the test clock signal TCK is reduced. When the pass flag SF reaches the boundary point where it is no longer detected (NO), the process proceeds to step P6.
【００６７】ここで、パスフラグＳＦが検出されなくな
る境界点に達っした場合（ＮＯ）には、試験クロック信
号ＴCKのパルス幅の縮小処理を停止して、ステップＰ６
でＲＡＭ21ＡのアクセスタイムＴＡＡを測定する。ここ
で、真のアクセスタイムＴＡＡとはＲＡＭ21Ａに試験ク
ロック信号ＴCKが入力されてから、通常出力ポートに読
出しデータ（試験出力データＤOUT ）が出力されるまで
の時間をいうものとする。If the pass flag SF reaches the boundary point where it is no longer detected (NO), the process of reducing the pulse width of the test clock signal TCK is stopped and step P6 is performed.
Then, the access time TAA of the RAM 21A is measured. Here, the true access time TAA means the time from when the test clock signal TCK is input to the RAM 21A until the read data (test output data DOUT) is output to the normal output port.
【００６８】これにより、パスフラグＳＦが検出されな
くなった境界点に達っした試験クロック信号ＴCKのパル
ス幅を測定することにより、試験クロック信号ＴCKの立
ち下がりに同期して試験データＴINを入力ラッチし、そ
の立ち上がりに同期して読出しデータＤOUT を出力する
ＲＡＭ21ＡのアクセスタイムＴＡＡを測定することがで
きる。Thus, by measuring the pulse width of the test clock signal TCK reaching the boundary point where the pass flag SF is no longer detected, the test data TIN is input and latched in synchronization with the trailing edge of the test clock signal TCK. , It is possible to measure the access time TAA of the RAM 21A which outputs the read data DOUT in synchronization with its rising.
【００６９】このようにして、本発明の各実施例に係る
ＲＡＭ内蔵ゲートアレイの試験方法によれば、図６の処
理フローチャートに示すように、ステップＰ２でＲＡＭ
内蔵ゲートアレイ２３に試験クロック信号ＴCK及び試験
データＴINが供給処理されると、ステップＰ３でパスフ
ラグ検出回路２２から帰還するパスフラグＳＦが監視処
理され、その後、ステップＰ６でパスフラグＳＦに基づ
いてＲＡＭ21ＡのアクセスタイムＴＡＡが測定される。As described above, according to the method of testing a gate array with built-in RAM according to each of the embodiments of the present invention, the RAM is processed in step P2 as shown in the processing flowchart of FIG.
When the test clock signal TCK and the test data TIN are supplied to the built-in gate array 23, the pass flag SF returned from the pass flag detection circuit 22 is monitored in step P3, and then the RAM 21A is accessed based on the pass flag SF in step P6. The time TAA is measured.
【００７０】例えば、ステップＰ３で試験クロック信号
ＴCKのパルス幅がアクセスタイムＴＡＡより大きい場合
に、ＲＡＭ21Ａの試験出力データＴOUT 及び試験クロッ
ク信号ＴCKの論理出力値と、該論理出力値及びＲＡＭ21
Ａの比較データＤＲとに基づいて発生されたパスフラグ
ＳＦが検出される。この際に、ステップＰ４でＲＡＭ内
蔵ゲートアレイ２３から帰還するパスフラグＳＦに基づ
いて試験クロック信号ＴCKのパルス幅が縮小制御され
る。For example, when the pulse width of the test clock signal TCK is larger than the access time TAA in step P3, the test output data TOUT of the RAM 21A and the logic output value of the test clock signal TCK, and the logic output value and the RAM 21.
The path flag SF generated based on the comparison data DR of A is detected. At this time, in step P4, the pulse width of the test clock signal TCK is controlled to be reduced based on the pass flag SF returned from the RAM built-in gate array 23.
【００７１】このため、試験クロック信号ＴCKの立ち下
がりに同期して試験データＴINを入力ラッチし、その立
ち上がりに同期して読出しデータＤOUT を出力するＲＡ
Ｍ21ＡのアクセスタイムＴＡＡにつき、パスフラグＳＦ
に基づいて３値出力回路22Ｂの３値出力信号ＳＢを適正
に校正することにより、それを精度良く測定することが
可能となる。For this reason, the RA which inputs and latches the test data TIN in synchronization with the falling of the test clock signal TCK and outputs the read data DOUT in synchronization with the rising thereof.
Pass flag SF for M21A access time TAA
By properly calibrating the ternary output signal SB of the ternary output circuit 22B based on the above, it becomes possible to measure it accurately.
【００７２】これにより、概略，ＲＡＭ内蔵ゲートアレ
イ２３のアクセスタイムＴＡＡを示すパルス幅の試験ク
ロック信号ＴCKを供給し、該パルス幅に基づいてパスフ
ラグＳＦを発生するパスフラグ検出回路２２を構成する
ことにより、該試験クロック信号ＴCKのパルス幅を観測
することで、その周辺回路の影響によらず、真のアクセ
スタイムＴＡＡを正確に測定することが可能となる。In this way, the pass flag detection circuit 22 which supplies the test clock signal TCK having a pulse width indicating the access time TAA of the RAM built-in gate array 23 and generates the pass flag SF based on the pulse width is constructed. By observing the pulse width of the test clock signal TCK, the true access time TAA can be accurately measured regardless of the influence of the peripheral circuits.
【００７３】（２）第２の実施例の説明 図８（ａ）は、本発明の第２の実施例に係るＲＡＭ内蔵
ゲートアレイのパスフラグ検出回路の構成図であり、図
８（ａ）はそのパスフラグ検出回路の動作説明図をそれ
ぞれ示している。(2) Description of Second Embodiment FIG. 8A is a block diagram of a path flag detection circuit of a RAM built-in gate array according to a second embodiment of the present invention. FIG. The respective operation explanatory diagrams of the pass flag detection circuit are shown.
【００７４】なお、第１の実施例と異なるのは第２の実
施例ではパルス検出回路22Ａの後段に、パルス幅拡張回
路22Ｄが接続され、ＲＡＭ21ＡのアクセスタイムＴＡＡ
については、その内部クロック信号ＣLKのパルス幅が測
定される。The difference from the first embodiment is that in the second embodiment, a pulse width expansion circuit 22D is connected after the pulse detection circuit 22A, and the access time TAA of the RAM 21A is changed.
For, the pulse width of the internal clock signal CLK is measured.
【００７５】すなわち、パルス幅拡張回路22Ｄは信号拡
幅回路12Ｃの一例であり、パスフラグＳＦのパルス幅を
拡幅するものである。例えば、パルス幅拡張回路22Ｄは
図８（ａ）において、第１〜第３のディレイゲートＤL1
〜ＤL3と４入力論理和回路ＯＲから成り、パスフラグＳ
Ｆを拡幅してパルス幅の長いパスフラグＳFwを出力す
る。That is, the pulse width expansion circuit 22D is an example of the signal widening circuit 12C, and widens the pulse width of the pass flag SF. For example, the pulse width expansion circuit 22D shown in FIG. 8A has the first to third delay gates DL1.
~ DL3 and a 4-input OR circuit OR, and a pass flag S
F is widened and the pass flag SFw having a long pulse width is output.
【００７６】また、入力回路22Ａ，３値出力回路22Ｂは
ＲＡＭ21Ａから出力された読出しデータＤOUT と、精度
良くコントロールされた内部クロック信号ＣLKに基づい
て３値出力信号ＳＢを出力する。なお、パルス検出回路
22Ｃは第１の実施例と同様に、３値出力信号ＳＢと比較
データＤＲに基づいてパスフラグＳＦを発生する。The input circuit 22A and the ternary output circuit 22B output the ternary output signal SB based on the read data DOUT output from the RAM 21A and the internal clock signal CLK controlled accurately. In addition, pulse detection circuit
22C generates a pass flag SF based on the ternary output signal SB and the comparison data DR, as in the first embodiment.
【００７７】このようにして、本発明の第２の実施例の
ＲＡＭ内蔵ゲートアレイのパスフラグ検出回路によれ
ば、図８（ａ）に示すように、パルス検出回路22Ｃの後
段に、パスフラグＳＦのパルス幅を拡幅するパルス幅拡
張回路22Ｄが接続され、ＲＡＭ21Ａに内部クロック信号
ＣLKが供給され、該内部クロック信号ＣLKのパルス幅が
パスフラグＳＦに基づいて制御される。In this way, according to the pass flag detection circuit of the RAM built-in gate array of the second embodiment of the present invention, as shown in FIG. 8A, the pass flag SF of the pass flag SF is provided after the pulse detection circuit 22C. A pulse width expansion circuit 22D for expanding the pulse width is connected, the internal clock signal CLK is supplied to the RAM 21A, and the pulse width of the internal clock signal CLK is controlled based on the pass flag SF.
【００７８】例えば、概略，ＲＡＭ内蔵ゲートアレイ２
３のアクセスタイムＴＡＡを示すパルス幅の内部クロッ
ク信号ＣLKが供給され、これに基づいてパスフラグＳＦ
を発生するパスフラグ検出回路２２を構成し、そのパル
ス幅が拡幅されたパスフラグＳＦに基づいて該内部クロ
ック信号ＣLKのパルス幅を観測することで、その周辺回
路の影響によらず、真のアクセスタイムＴＡＡを正確に
測定することが可能となる。For example, roughly, the gate array 2 with built-in RAM
The internal clock signal CLK having a pulse width indicating the access time TAA of 3 is supplied, and based on this, the pass flag SF
By observing the pulse width of the internal clock signal CLK based on the path flag SF whose pulse width has been widened, the true access time can be obtained regardless of the influence of the peripheral circuits. It becomes possible to measure TAA accurately.
【００７９】このことからパルス幅の短いパスフラグＳ
Ｆを検出する能力のないＬＳＩテスタであっても、その
パスフラグＳＦがパルス幅拡張回路22Ｄにより拡幅され
ることにより、従来例のように入力ラッチ−出力ラッチ
間で、試験クロック信号ＴCKの立ち上がり, 立ち下がり
を捉えて真のアクセスタイムＴＡＡを測定する方法に比
べて、その出力ラッチの感度，動作速度等の測定精度に
依存されることなく、低精度のＬＳＩテスタにより、該
アクセスタイムＴＡＡを正確に測定することが可能とな
る。Therefore, the pass flag S having a short pulse width is
Even if the LSI tester does not have the ability to detect F, its pass flag SF is widened by the pulse width expansion circuit 22D, so that the test clock signal TCK rises between the input latch and the output latch as in the conventional example. Compared to the method of measuring the true access time TAA by catching the falling edge, the access time TAA can be accurately measured by a low-precision LSI tester without depending on the measurement accuracy of the output latch sensitivity and operation speed. It becomes possible to measure.
【００８０】これにより、第１の実施例と同様に、ＲＡ
Ｍ内蔵ゲートアレイ等のＲＡＭ21ＡのアクセスタイムＴ
ＡＡについて、その詳細評価を精度の低い測定系におい
ても実施することができ、ＲＡＭ21Ａ評価において重要
なパラメータであるアクセスタイムＴＡＡの実力を精度
良く認識することが可能となる。また、ＲＡＭ内蔵半導
体集積回路装置の試験装置の汎用性を図ることが可能と
なる。Thus, as in the first embodiment, RA
Access time T of RAM 21A such as M built-in gate array
The detailed evaluation of AA can be performed in a measurement system with low accuracy, and the ability of the access time TAA, which is an important parameter in RAM21A evaluation, can be accurately recognized. Further, it is possible to improve the versatility of the test device for the semiconductor integrated circuit device with a built-in RAM.
【００８１】[0081]
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば記憶回路素子の読出しデータ及び動
作クロック信号の論理出力値と、該論理出力値及び記憶
回路素子の出力期待値とに基づいて該試験用回路から制
御タイミング信号が発生される。As described above, according to the semiconductor integrated circuit device of the present invention, the read data of the memory circuit element and the logical output value of the operation clock signal, and the logical output value and the expected output value of the memory circuit element. Based on the above, a control timing signal is generated from the test circuit.
【００８２】このため、概略，被試験対象のアクセスタ
イムを示すパルス幅の試験クロック信号や内部クロック
信号等の動作クロックを精度良く発生させ、さらに、当
該試験用回路と入力ラッチ回路とを組み合わせ、該制御
タイミング信号を検出することにより、記憶回路素子の
周辺回路によらず、その記憶回路素子の絶対値の小さな
アクセスタイムを精度良く測定することが可能となる。Therefore, roughly, an operation clock such as a test clock signal or an internal clock signal having a pulse width indicating the access time of the test object is accurately generated, and further, the test circuit and the input latch circuit are combined, By detecting the control timing signal, it is possible to accurately measure the access time having a small absolute value of the memory circuit element, regardless of the peripheral circuit of the memory circuit element.
【００８３】さらに、本発明の他の半導体集積回路装置
によれば、信号発生回路の後段に、制御タイミング信号
のパルス幅を拡幅する信号拡幅回路が接続される。この
ため、パルス幅の短い制御タイミング信号が信号拡幅回
路により拡幅されることにより、従来例のような測定方
法に比べて、その出力ラッチの感度，動作速度等の測定
精度に依存されることなく、低精度の測定装置により、
該アクセスタイムを測定することが可能となる。Further, according to another semiconductor integrated circuit device of the present invention, a signal widening circuit for widening the pulse width of the control timing signal is connected to the subsequent stage of the signal generating circuit. For this reason, the control timing signal having a short pulse width is widened by the signal widening circuit, so that the measurement accuracy of the output latch sensitivity, operating speed, etc. does not depend on the measurement accuracy of the conventional method. , With a low-precision measuring device,
It is possible to measure the access time.
【００８４】また、本発明の半導体集積回路装置の試験
方法によれば、被試験対象に試験クロック信号及び試験
データが供給処理されると、被試験対象から帰還する制
御タイミング信号が監視処理され、その後、制御タイミ
ング信号に基づいて記憶回路素子のアクセスタイムが測
定される。According to the semiconductor integrated circuit device testing method of the present invention, when the test clock signal and the test data are supplied to the test object, the control timing signal returned from the test object is monitored and processed. Then, the access time of the memory circuit element is measured based on the control timing signal.
【００８５】このため、試験クロック信号や内部クロッ
ク信号の立ち下がりに同期して試験データを入力ラッチ
し、その立ち上がりに同期して読出しデータを出力する
記憶回路素子のアクセスタイムにつき、制御タイミング
信号に基づいて動作クロック信号のパルス幅を観測する
ことで、その周辺回路の影響によらず、真のアクセスタ
イムを正確に測定することが可能となる。Therefore, the access timing of the memory circuit element that inputs and latches the test data in synchronization with the falling edge of the test clock signal or the internal clock signal and outputs the read data in synchronization with the rising edge thereof is used as the control timing signal. By observing the pulse width of the operation clock signal based on this, the true access time can be accurately measured regardless of the influence of the peripheral circuits.
【００８６】また、その詳細評価を精度の低い測定系に
おいても実施することができ、記憶回路素子の評価にお
いて重要なパラメータであるアクセスタイムの実力を精
度良く認識することが可能となる。特に、内蔵記憶回路
素子のアクセスタイムが１〔ｎｓ〕を切る半導体集積回
路装置においても、従来例の測定方法に比べて、真のア
クセスタイムを正確に測定することが可能となる。Further, the detailed evaluation can be carried out even in a measurement system having low accuracy, and the ability of access time, which is an important parameter in the evaluation of the memory circuit element, can be accurately recognized. In particular, even in the semiconductor integrated circuit device in which the access time of the built-in memory circuit element is less than 1 [ns], the true access time can be measured more accurately than the conventional measuring method.
【００８７】これにより、半導体記憶回路を内蔵したゲ
ートアレイやスタンダードセル等の性能評価の信頼性の
向上を図ることが可能となり、高信頼度の半導体集積回
路装置の提供，及び試験装置の汎用性に寄与するところ
が大きい。As a result, it becomes possible to improve the reliability of the performance evaluation of the gate array, the standard cell, etc. having the built-in semiconductor memory circuit, the provision of a highly reliable semiconductor integrated circuit device, and the versatility of the test device. It greatly contributes to.
【図１】本発明に係る半導体集積回路装置の原理図であ
る。FIG. 1 is a principle diagram of a semiconductor integrated circuit device according to the present invention.
【図２】本発明に係る半導体集積回路装置の試験方法の
原理図である。FIG. 2 is a principle diagram of a method for testing a semiconductor integrated circuit device according to the present invention.
【図３】本発明の第１の実施例に係るＲＡＭ内蔵ゲート
アレイの全体構成図である。FIG. 3 is an overall configuration diagram of a RAM built-in gate array according to a first embodiment of the present invention.
【図４】本発明の第１の実施例に係るパスフラグ検出回
路の構成図である。FIG. 4 is a configuration diagram of a path flag detection circuit according to the first embodiment of the present invention.
【図５】本発明の第１の実施例に係るパスフラグ検出回
路の動作説明図である。FIG. 5 is an operation explanatory diagram of the path flag detection circuit according to the first embodiment of the present invention.
【図６】本発明の各実施例に係るＲＡＭ内蔵ゲートアレ
イの試験フローチャートである。FIG. 6 is a test flowchart of a RAM-embedded gate array according to each embodiment of the present invention.
【図７】本発明の各実施例に係る試験フローチャートの
補足説明図である。FIG. 7 is a supplementary explanatory diagram of a test flowchart according to each embodiment of the present invention.
【図８】本発明の第２の実施例に係るパスフラグ検出回
路の構成図である。FIG. 8 is a configuration diagram of a path flag detection circuit according to a second embodiment of the present invention.
【図９】従来例に係るＲＡＭ内蔵ゲートアレイの試験方
法の説明図である。FIG. 9 is an explanatory diagram of a method for testing a RAM-embedded gate array according to a conventional example.
１１…内部集積回路、 １２…パスフラグ検出回路、 12Ａ…信号出力回路、 12Ｂ…信号発生回路、 12Ｃ…信号拡幅回路、 Ｍ…記憶回路素子、 ＴCK…試験クロック信号、 ＣLK…内部クロック信号、 ＣＫ…動作クロック信号、 ＴIN…試験データ、 ＴOUT …試験出力データ、 ＤOUT …読出しデータ、 Ｔ／Ａ…テストモード信号、 ＴＡＡ…真のアクセスタイム、 ＳＢ…３値出力信号、 ＤＲ…出力期待値（比較データ）、 ＳＦ…制御タイミング信号（パスフラグ）。 11 ... Internal integrated circuit, 12 ... Pass flag detection circuit, 12A ... Signal output circuit, 12B ... Signal generation circuit, 12C ... Signal widening circuit, M ... Memory circuit element, TCK ... Test clock signal, CLK ... Internal clock signal, CK ... Operation clock signal, TIN ... Test data, TOUT ... Test output data, DOUT ... Read data, T / A ... Test mode signal, TAA ... True access time, SB ... Tri-level output signal, DR ... Expected output value (comparative data) ), SF ... Control timing signal (path flag).
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/04 Ｔ 8427−4Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 21/82 27/04 T 8427-4M
Claims (7)
（１１）の試験を補助する試験用回路（１２）が組み込
まれた半導体集積回路装置において、前記試験用回路
（１２）が記憶回路素子（Ｍ）の読出しデータ（ＤOUT
）及び動作クロック信号（ＣＫ）の論理出力値と、前
記論理出力値及び記憶回路素子（Ｍ）の出力期待値（Ｄ
Ｒ）とに基づいて制御タイミング信号（ＳＦ）を発生す
ることを特徴とする半導体集積回路装置。1. A semiconductor integrated circuit device incorporating a test circuit (12) for assisting a test of an internal integrated circuit (11) including a memory circuit element (M), wherein the test circuit (12) is a memory circuit. Read data of element (M) (DOUT
) And the logical output value of the operation clock signal (CK) and the expected output value (D) of the logical output value and the memory circuit element (M).
R) is used to generate a control timing signal (SF).
いて、前記試験用回路（１２）が記憶回路素子（Ｍ）の
読出しデータ（ＤOUT ）と動作クロック信号（ＣＫ）と
に基づいて３値出力信号（ＳＢ）を出力する信号出力回
路（12Ａ）と、前記３値出力信号（ＳＢ）と記憶回路素
子（Ｍ）の出力期待値（ＤＲ）とに基づいて制御タイミ
ング信号（ＳＦ）を発生する信号発生回路（12Ｂ）から
成ることを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the test circuit (12) outputs a ternary value based on read data (DOUT) of the memory circuit element (M) and an operation clock signal (CK). A signal output circuit (12A) that outputs a signal (SB), a control timing signal (SF) is generated based on the ternary output signal (SB) and the expected output value (DR) of the memory circuit element (M). A semiconductor integrated circuit device comprising a signal generating circuit (12B).
いて、前記信号発生回路（12Ａ）の後段に、制御タイミ
ング信号（ＳＦ）のパルス幅を拡幅する信号拡幅回路
（12Ｃ）が接続されることを特徴とする半導体集積回路
装置。3. The semiconductor integrated circuit device according to claim 2, wherein a signal widening circuit (12C) for widening the pulse width of the control timing signal (SF) is connected after the signal generating circuit (12A). A semiconductor integrated circuit device.
記憶回路素子（Ｍ）を含む内部集積回路（１１）を試験
する方法において、前記被試験対象（１３）に試験クロ
ック信号（ＴCK）及び試験データ（ＴIN）の供給処理を
し、前記被試験対象（１３）から帰還する制御タイミン
グ信号（ＳＦ）の監視処理をし、前記制御タイミング信
号（ＳＦ）に基づいて記憶回路素子（Ｍ）のアクセスタ
イム（ＴＡＡ）を測定することを特徴とする半導体集積
回路装置の試験方法。4. A method for testing an internal integrated circuit (11) including at least a memory circuit element (M) to be tested (13), wherein a test clock signal (TCK) and a test clock signal (TCK) are applied to the tested (13). The test data (TIN) is supplied, the control timing signal (SF) returned from the device under test (13) is monitored, and the storage circuit element (M) is monitored based on the control timing signal (SF). A method for testing a semiconductor integrated circuit device, which comprises measuring an access time (TAA).
験方法において、前記制御タイミング信号（ＳＦ）は、
記憶回路素子（Ｍ）の試験出力データ（ＴOUT）と試験
クロック信号（ＴCK）との論理出力値と、前記論理出力
値と記憶回路素子（Ｍ）の出力期待値（ＤＲ）とに基づ
いて発生されることを特徴とする半導体集積回路装置の
試験方法。5. The method for testing a semiconductor integrated circuit device according to claim 4, wherein the control timing signal (SF) is
Generated based on the logical output value of the test output data (TOUT) of the memory circuit element (M) and the test clock signal (TCK), and the logical output value and the expected output value (DR) of the memory circuit element (M). A method for testing a semiconductor integrated circuit device, comprising:
験方法において、前記記憶回路素子（Ｍ）のアクセスタ
イム（ＴＡＡ）の測定の際に、被試験対象（１３）から
帰還する制御タイミング信号（ＳＦ）に基づいて試験ク
ロック信号（ＴCK）のパルス幅制御をすることを特徴と
する半導体集積回路装置の試験方法。6. The method for testing a semiconductor integrated circuit device according to claim 4, wherein a control timing signal fed back from the device under test (13) at the time of measuring the access time (TAA) of the memory circuit element (M). A test method for a semiconductor integrated circuit device, comprising controlling a pulse width of a test clock signal (TCK) based on (SF).
験方法において、前記記憶回路素子（Ｍ）のアクセスタ
イム（ＴＡＡ）の測定の際に、前記記憶回路素子（Ｍ）
に内部クロック信号（ＣLK）を供給し、前記内部クロッ
ク信号（ＣLK）のパルス幅を制御タイミング信号（Ｓ
Ｆ）に基づいて制御をし、前記内部クロック信号（ＣL
K）のパルス幅を測定することを特徴とする半導体集積
回路装置の試験方法。7. The method of testing a semiconductor integrated circuit device according to claim 4, wherein the memory circuit element (M) is used when measuring an access time (TAA) of the memory circuit element (M).
To the control timing signal (S) by supplying the internal clock signal (CLK) to the pulse width of the internal clock signal (CLK).
F) to control the internal clock signal (CL
A method for testing a semiconductor integrated circuit device, which comprises measuring the pulse width of K).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231033A JPH0675022A (en) | 1992-08-31 | 1992-08-31 | Semiconductor integrated circuit device and testing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231033A JPH0675022A (en) | 1992-08-31 | 1992-08-31 | Semiconductor integrated circuit device and testing method therefor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675022A true JPH0675022A (en) | 1994-03-18 |
Family
ID=16917222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231033A Pending JPH0675022A (en) | 1992-08-31 | 1992-08-31 | Semiconductor integrated circuit device and testing method therefor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675022A (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010814 |