JPH02264878A - アクセス時間の測定方法 - Google Patents
アクセス時間の測定方法Info
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- JPH02264878A JPH02264878A JP1084862A JP8486289A JPH02264878A JP H02264878 A JPH02264878 A JP H02264878A JP 1084862 A JP1084862 A JP 1084862A JP 8486289 A JP8486289 A JP 8486289A JP H02264878 A JPH02264878 A JP H02264878A
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- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 19
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 12
- 101150046378 RAM1 gene Proteins 0.000 description 12
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
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- 238000010894 electron beam technology Methods 0.000 description 3
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Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリに係り、特に、高速メモリのアクセス
時間を精度よく測定するのに好適な、アクセス時間の測
定方法に関する。
時間を精度よく測定するのに好適な、アクセス時間の測
定方法に関する。
従来から、高速メモリのアクセス時間を精度よく測定す
る方法として、電子情報通信学会論文誌Ｖ０１．Ｊ７０
−Ｃ，Ｆ＆１１．ＰＰｌ−１０にも述べられているよう
に、電子ビームテスタが多用されている。電子ピーステ
スタは、被測定ノードに測定系の浮遊容址が寄生しない
ため、高速メモリのアクセス時間を、極めて精度よく測
定できる。しかし、電子ビームテスタは、高価であり、
また、被測定サンプルを真空の試料室に入れるため、サ
ンプルの冷却に、特別の装置を要していた。
る方法として、電子情報通信学会論文誌Ｖ０１．Ｊ７０
−Ｃ，Ｆ＆１１．ＰＰｌ−１０にも述べられているよう
に、電子ビームテスタが多用されている。電子ピーステ
スタは、被測定ノードに測定系の浮遊容址が寄生しない
ため、高速メモリのアクセス時間を、極めて精度よく測
定できる。しかし、電子ビームテスタは、高価であり、
また、被測定サンプルを真空の試料室に入れるため、サ
ンプルの冷却に、特別の装置を要していた。
本発明の目的は、従来の測定器で、手軽にアクセス時間
の高精度測定ができる方法を提供することにある。
の高精度測定ができる方法を提供することにある。
（ｉｉＭを解決するための手段〕
上記目的は、ｎ個（ｎは、２以上の整数）のメモリを準
備し、それぞれ、第ｎ （ｉは、１≦ｉ≦ｎ−１を満足
する整数）のメモリのデータ出方端子を第ｎ＋１のメモ
リのアドレス入力端子と接続し、第１のメモリのアドレ
ス入力端子に入力する信号から、第ｎのメモリのデータ
出力端子から出力される信号までの遅延時間を測定し、
上記ｎ個のメモリの平均アクセス時間を求める様にする
ことにより達成される。
備し、それぞれ、第ｎ （ｉは、１≦ｉ≦ｎ−１を満足
する整数）のメモリのデータ出方端子を第ｎ＋１のメモ
リのアドレス入力端子と接続し、第１のメモリのアドレ
ス入力端子に入力する信号から、第ｎのメモリのデータ
出力端子から出力される信号までの遅延時間を測定し、
上記ｎ個のメモリの平均アクセス時間を求める様にする
ことにより達成される。
上記メモリのおよそのアクセス時間をｔｚとすると、第
１のメモリのアドレス入力端子に入力する信号から、第
ｎのメモリのデータ出力端子から出力される信号までの
遅延時間は、約ｎＸｔｘとなる。よって、測定系の絶対
誤差をｔ２とすると、アクセス時間の８１’！定誤差は
、約ｔｚ／（ｎＸｔｔ）となり、従来の測定誤差ｔ２／
ｌｚに比べ、１／７に低減される。よってｎを十分大き
くすれば、上記電子ビームテスタを用いず、従来の８（
ｑ定器のみで、手軽にアクセス時間の高精度測定ができ
る。
１のメモリのアドレス入力端子に入力する信号から、第
ｎのメモリのデータ出力端子から出力される信号までの
遅延時間は、約ｎＸｔｘとなる。よって、測定系の絶対
誤差をｔ２とすると、アクセス時間の８１’！定誤差は
、約ｔｚ／（ｎＸｔｔ）となり、従来の測定誤差ｔ２／
ｌｚに比べ、１／７に低減される。よってｎを十分大き
くすれば、上記電子ビームテスタを用いず、従来の８（
ｑ定器のみで、手軽にアクセス時間の高精度測定ができ
る。
第１図は、本発明の第１の実施例を示す図であり、 Ｒ
ＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
におけるアクセス時間の測定方法を示している。ここで
は、３個のＲＡＭ （ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３）
を準備し、ＲＡＭＩのデータ出力端子ＤＯをＲＡＭ２の
アドレス入力端子ＡＯと接続し、ＲＡＭ２のデータ出力
端子ＤｏをＲＡＭ３のアドレス入力端子ＡＯと接続して
いる。さらに本実施例では、それぞれのＲＡＭにおいて
、アドレス入力端子ＡＯとデータ入力端子ＤＩをインバ
ータを介して接続し、また、ＲＡＭ１ 、ＲＡＭ２．Ｒ
ＡＭ３の書き込み制ｆ＃＠子／ （ＷＥ）（以下、ＷＥ
を／ （ＷＥ）と書き表す、）を共通に接続し、端子／
（ＷＥＯ）を設けている。また、アドレス入力端子Ａ
１〜Ａｎには、常時、信号゛′０”を入力している。以
下、本図を用いて、アクセス時間の測定手順を詳細に述
べる。まず、端子／ （ＷＥＯ）に信号“０″を人力し
、ＲＡＭＩ。
ＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
におけるアクセス時間の測定方法を示している。ここで
は、３個のＲＡＭ （ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３）
を準備し、ＲＡＭＩのデータ出力端子ＤＯをＲＡＭ２の
アドレス入力端子ＡＯと接続し、ＲＡＭ２のデータ出力
端子ＤｏをＲＡＭ３のアドレス入力端子ＡＯと接続して
いる。さらに本実施例では、それぞれのＲＡＭにおいて
、アドレス入力端子ＡＯとデータ入力端子ＤＩをインバ
ータを介して接続し、また、ＲＡＭ１ 、ＲＡＭ２．Ｒ
ＡＭ３の書き込み制ｆ＃＠子／ （ＷＥ）（以下、ＷＥ
を／ （ＷＥ）と書き表す、）を共通に接続し、端子／
（ＷＥＯ）を設けている。また、アドレス入力端子Ａ
１〜Ａｎには、常時、信号゛′０”を入力している。以
下、本図を用いて、アクセス時間の測定手順を詳細に述
べる。まず、端子／ （ＷＥＯ）に信号“０″を人力し
、ＲＡＭＩ。
ＲＡ？Ｉ２．ＲＡＭ３を全て臀き込み可能状態にする０
次に、ＲＡＭ１のアドレス入力＠′７−ＡＯに信号１１
０”を入力する。この時、ＲＡＭＩのデータ入力端子Ｄ
Ｉには、信号“１”が入力される。よって、ＲＡＭ１の
番地（Ａｎ、−、Ａｌ、ＡＯ）＝ （０゜・・・０，０
）にデータ“１ｎが書き込まれる。また、これと同時に
、ＲＡＭＩのデータ出力端・子Ｄｏからデータ“１″が
出力される。よって、ＲＡＭ２のアドレス入力端子ＡＯ
に信号“１″が入力され、データ入力端子ＤＩには、信
号“０″が入力される。よって、ＲＡＭ２の番地（Ａ
ｎ 、 −、Ａ １ 。
次に、ＲＡＭ１のアドレス入力＠′７−ＡＯに信号１１
０”を入力する。この時、ＲＡＭＩのデータ入力端子Ｄ
Ｉには、信号“１”が入力される。よって、ＲＡＭ１の
番地（Ａｎ、−、Ａｌ、ＡＯ）＝ （０゜・・・０，０
）にデータ“１ｎが書き込まれる。また、これと同時に
、ＲＡＭＩのデータ出力端・子Ｄｏからデータ“１″が
出力される。よって、ＲＡＭ２のアドレス入力端子ＡＯ
に信号“１″が入力され、データ入力端子ＤＩには、信
号“０″が入力される。よって、ＲＡＭ２の番地（Ａ
ｎ 、 −、Ａ １ 。
ＡＯ）＝ （０，・・・０，１）にデータ″゛０″が叫
き込まれる。また、これと同時に、ＲＡＭ２のデータ出
力端子ＤＯからデータ“Ｏ”が出力される。
き込まれる。また、これと同時に、ＲＡＭ２のデータ出
力端子ＤＯからデータ“Ｏ”が出力される。
以下同様に、ＲＡＭ３の番地（Ａｎ、・・・、Ａ１゜Ａ
Ｏ）＝ （０，・・・０，０）にデータＩｔ Ｉ ＩＩ
が書き込まれ、データ出力端子ＤＯからデータＪ（Ｉ
Ｉｆが出力される。このように、ＲＡＭ３のデータ出力
端子Ｄｏからデータ“１”が出力されたら、次に、ＲＡ
ＭＩのアドレス入力端子ＡＯに信号″１”を入力する。
Ｏ）＝ （０，・・・０，０）にデータＩｔ Ｉ ＩＩ
が書き込まれ、データ出力端子ＤＯからデータＪ（Ｉ
Ｉｆが出力される。このように、ＲＡＭ３のデータ出力
端子Ｄｏからデータ“１”が出力されたら、次に、ＲＡ
ＭＩのアドレス入力端子ＡＯに信号″１”を入力する。
この時、ＲＡＭＩのデータ入力端子ＤＩには、信号“０
″が入力される。よって、ＲＡＭ１の番地（Ａｎ、−、
ＡＩ、ＡＯ）＝ （０゜・・・０，１）にデータ“０”
が書き込まれ、データ出力端子Ｄｏからデータ“０″が
出力される。以下同様に、ＲＡＭ２の番地（Ａｎ、−、
Ａｌ。
″が入力される。よって、ＲＡＭ１の番地（Ａｎ、−、
ＡＩ、ＡＯ）＝ （０゜・・・０，１）にデータ“０”
が書き込まれ、データ出力端子Ｄｏからデータ“０″が
出力される。以下同様に、ＲＡＭ２の番地（Ａｎ、−、
Ａｌ。
ＡＯ）＝ （０，・・・０，０）にデータ“１″が書き
込まれ、ＲＡＭ３の番地（Ａｎｔ−ｔ Ａ１＃ ＡＯ）
＝（０，・・・０，１）にデータ（（０＄７が書き込ま
れ、データ出力端子Ｄｏからデータ“０″が出力される
。このように、ＲＡＭ３のデータ出力端子り。
込まれ、ＲＡＭ３の番地（Ａｎｔ−ｔ Ａ１＃ ＡＯ）
＝（０，・・・０，１）にデータ（（０＄７が書き込ま
れ、データ出力端子Ｄｏからデータ“０″が出力される
。このように、ＲＡＭ３のデータ出力端子り。
からデータ“０″が出力されたら、次に、端子／ （Ｗ
ＥＯ） に信号“１”を人力し、ＲＡＭＩ。
ＥＯ） に信号“１”を人力し、ＲＡＭＩ。
ＲＡＭ２．ＲＡＭ３を全て、書き込み禁止状態にする。
ここで、ＲＡＭ１に着目すると、番地（Ａｎ、”’、Ａ
ｌ、ＡＯ）” （０，”’ｔ Ｏｐ Ｏ）にデータ“１
″が保持されており、（Ａｎ、・・・Ａｌ、Ａｏ）＝
（０，・・・、０．１）にデータＩＩ Ｏ＋７が保持さ
れている。従って、ＲＡＭ１は、アドレス入力端子ＡＯ
が入力端子、データ出力端子り。
ｌ、ＡＯ）” （０，”’ｔ Ｏｐ Ｏ）にデータ“１
″が保持されており、（Ａｎ、・・・Ａｌ、Ａｏ）＝
（０，・・・、０．１）にデータＩＩ Ｏ＋７が保持さ
れている。従って、ＲＡＭ１は、アドレス入力端子ＡＯ
が入力端子、データ出力端子り。
が出力端子で、遅延時間が、ＲＡＭＩのアクセス時間と
等しいインバータと考えることができる。
等しいインバータと考えることができる。
同様に、ＲＡＭ２．ＲＡＭ３も、遅延時間が、ＲＡＭ２
．ＲＡＭ３のアクセス時間と等しいインバータと考える
ことができる。従って、端子／ （ＷＥＯ）に信号“１
″を入力した後に。
．ＲＡＭ３のアクセス時間と等しいインバータと考える
ことができる。従って、端子／ （ＷＥＯ）に信号“１
″を入力した後に。
ＲＡＭ１のアドレス入力端子ＡＯに入力する信号を切り
換えると、ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３のアクセス時
間の和に等しい遅延時間を以って、ＲＡＭ３のデータ出
力端子Ｄｏから出力される信号が切り換わる。よって、
ＲＡＭＩのアドレス入力端子ＡＯに入力する信号から、
ＲＡＭ３のデータ出・力端子Ｄｏから出力される信号ま
での遅延時間を８１１定し、これを３で割ることにより
ＲＡＭＩ 。
換えると、ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３のアクセス時
間の和に等しい遅延時間を以って、ＲＡＭ３のデータ出
力端子Ｄｏから出力される信号が切り換わる。よって、
ＲＡＭＩのアドレス入力端子ＡＯに入力する信号から、
ＲＡＭ３のデータ出・力端子Ｄｏから出力される信号ま
での遅延時間を８１１定し、これを３で割ることにより
ＲＡＭＩ 。
ＲＡＭ２． ＲＡＭ３の平均アクセス時間を求めること
ができる０次に、本実施例における１本発明の効果を定
量的に述べる。今、ＲＡＭＩ、 ＲＡＭ２． ＲＡＭ３
のおよそのアクセス時間を２ｎｓとすると、ＲＡＭ１の
アドレス入力端子ＡＯに入力する信号から、ＲＡＭ３の
データ出力端子ＤＯから出力される信号までの遅延時間
は、約２Ｘ３＝６ｎｓとなる。今、測定系の絶対誤差を
０．２ｎｓ とすると、アクセス時間の測定誤差は、
約０．２／６＝３．３％となり、従来の測定誤差０．２
／２＝１０％に比べ、１／３に低減される。
ができる０次に、本実施例における１本発明の効果を定
量的に述べる。今、ＲＡＭＩ、 ＲＡＭ２． ＲＡＭ３
のおよそのアクセス時間を２ｎｓとすると、ＲＡＭ１の
アドレス入力端子ＡＯに入力する信号から、ＲＡＭ３の
データ出力端子ＤＯから出力される信号までの遅延時間
は、約２Ｘ３＝６ｎｓとなる。今、測定系の絶対誤差を
０．２ｎｓ とすると、アクセス時間の測定誤差は、
約０．２／６＝３．３％となり、従来の測定誤差０．２
／２＝１０％に比べ、１／３に低減される。
第２図は１本発明の第２の実施例を示す図であり、ＲＡ
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おけるアクセス時間の測定方法を示している０本図と第
１図の違いは、本図では、ＲＡＭ３のデータ出力端子Ｄ
ＯをＲＡＭＩのアドレス入力端子ＡＯと接続している点
のみが異なる。このようにすると、ＲＡＭの数が奇数個
であれば、端子／ （ＷＥＯ）に信号“０”を入力し、
ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３を全て、書き込み可能
状態にするだけで、ＲＡＭＩ、ｌ（ＡＭ２．ＲＡ月；３
の所望の番地に所望のデータを書くことができる。
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おけるアクセス時間の測定方法を示している０本図と第
１図の違いは、本図では、ＲＡＭ３のデータ出力端子Ｄ
ＯをＲＡＭＩのアドレス入力端子ＡＯと接続している点
のみが異なる。このようにすると、ＲＡＭの数が奇数個
であれば、端子／ （ＷＥＯ）に信号“０”を入力し、
ＲＡＭＩ、ＲＡＭ２．ＲＡＭ３を全て、書き込み可能
状態にするだけで、ＲＡＭＩ、ｌ（ＡＭ２．ＲＡ月；３
の所望の番地に所望のデータを書くことができる。
以下、このことを詳細に説明する。端子／ （ＷＨＯ）
に信号“０″を入力した時、仮に、ＲＡＭＩのアドレス
入力端子ＡＯに信号“０″が入力されていたとする。こ
の時、ＲＡＭ１のデータ入力端子ＤＩには、信号“１”
が入力される。よって、ＲＡＭ１の番地（Ａｎ、−、Ａ
ｌ、ＡＯ）＝ （０゜・・・、０．Ｏ）にデータ１１１
１１が書き込まる。以下、第１の実施例と同様に、ＲＡ
Ｍ２の番地（Ａｎ。
に信号“０″を入力した時、仮に、ＲＡＭＩのアドレス
入力端子ＡＯに信号“０″が入力されていたとする。こ
の時、ＲＡＭ１のデータ入力端子ＤＩには、信号“１”
が入力される。よって、ＲＡＭ１の番地（Ａｎ、−、Ａ
ｌ、ＡＯ）＝ （０゜・・・、０．Ｏ）にデータ１１１
１１が書き込まる。以下、第１の実施例と同様に、ＲＡ
Ｍ２の番地（Ａｎ。
・・・、Ａｌ、ＡＯ）＝ （０，・・・、０．１）にデ
ータ“０”が書き込まれ、ＲＡＭ３の番地（Ａｎ、・・
・Ａｌ、ＡＯ）＝ （０，・・・、Ｏ，Ｏ）にデータ゛
１”が書き込まれ、ＲＡＭ３のデータ出、力端子ＤＯ構
らデータ゛１”が出力される。ここで、本実施例では、
ＲＡＭ３のデータ出力端子ＤｏをＲＡＭ １のアドレス
入力端子ＡＯと接続しているので、ＲＡＭ１のアドレス
入力端子ＡＯに信号“１″が入力される。よって、ＲＡ
ＭＩの番地（Ａ ｎ 。
ータ“０”が書き込まれ、ＲＡＭ３の番地（Ａｎ、・・
・Ａｌ、ＡＯ）＝ （０，・・・、Ｏ，Ｏ）にデータ゛
１”が書き込まれ、ＲＡＭ３のデータ出、力端子ＤＯ構
らデータ゛１”が出力される。ここで、本実施例では、
ＲＡＭ３のデータ出力端子ＤｏをＲＡＭ １のアドレス
入力端子ＡＯと接続しているので、ＲＡＭ１のアドレス
入力端子ＡＯに信号“１″が入力される。よって、ＲＡ
ＭＩの番地（Ａ ｎ 。
Ａｌ、ＡＯ）＝ （０，・・・、０．１）にデータ′″
Ｏ″が書き込まれ、ＲＡＭ２の番地（Ａ ｎ 、 −、
Ａ １ 。
Ｏ″が書き込まれ、ＲＡＭ２の番地（Ａ ｎ 、 −、
Ａ １ 。
ＡＯ）＝ （０，・・・、Ｏ，Ｏ）にデータ１１１１１
が書き込まれ、ＲＡＭ３の番地（Ａｎ、−、Ａｌ。
が書き込まれ、ＲＡＭ３の番地（Ａｎ、−、Ａｌ。
ＡＯ）＝ （０，・・・、０．１）にデータ“０″が書
き込まれ、データ出力端子Ｄｏからデータ″０′″が出
力される。（なお、端子／ （ＷＥＯ）に信号“０”を
入力した時、ＲＡＭ１のアドレス入力端子Ａ○に信号“
１″が入力されていた場合も、全く同様の議論が成立す
る。）、ここで、端子／（ＷＥＯ）に信号“１″を入力
し、）ＩＡＭＩ、 ＲＡＡｌ。
き込まれ、データ出力端子Ｄｏからデータ″０′″が出
力される。（なお、端子／ （ＷＥＯ）に信号“０”を
入力した時、ＲＡＭ１のアドレス入力端子Ａ○に信号“
１″が入力されていた場合も、全く同様の議論が成立す
る。）、ここで、端子／（ＷＥＯ）に信号“１″を入力
し、）ＩＡＭＩ、 ＲＡＡｌ。
ＲＡＭ３を全て、書き込み禁止状態にする。ここで、Ｒ
ＡＭ１に着目すると、第１の実施例と同様１番地（Ａｎ
、 ＋＋、 Ａｔ、 ＡＯ） ＝ （Ｏｐ ”・ｐ Ｏ
ｐ Ｏ）にデータ“１”が保持されており、（Ａ ｎ
Ｈ・・・Ａｌ、ＡＯ）＝ （０，・・・、０．１）にデ
ータ４１０ Ｊ＋が保持されている。従って、ＲＡＭ１
は、アドレス入力端子ＡＯが入力端子、データ出力端子
ＤＯが出力端子で、遅延時間が、ＲＡＭＩのアクセス時
間と等しいインバータと考えることができる。
ＡＭ１に着目すると、第１の実施例と同様１番地（Ａｎ
、 ＋＋、 Ａｔ、 ＡＯ） ＝ （Ｏｐ ”・ｐ Ｏ
ｐ Ｏ）にデータ“１”が保持されており、（Ａ ｎ
Ｈ・・・Ａｌ、ＡＯ）＝ （０，・・・、０．１）にデ
ータ４１０ Ｊ＋が保持されている。従って、ＲＡＭ１
は、アドレス入力端子ＡＯが入力端子、データ出力端子
ＤＯが出力端子で、遅延時間が、ＲＡＭＩのアクセス時
間と等しいインバータと考えることができる。
ＲＡＭ２．ＲＡＭ３のアクセス時間と等しいインバータ
と考えることができる。しかも、本実施例では、奇数個
あるインバータの入出力端子を直列に接続し、リングオ
シレータを構成している。従って、端子／ （ＷＥＯ）
に信号″″１”を入力した後、ＲＡＭＩ、 ＲＡＭ２．
ＲＡＭ３のデータ出力端子ＤＯから出力される信号は
、ＲＡＭＩ、 ＲＡＭＰ、 ＲＡＭ３のアクセス時間の
和の２倍に等しい周期で発振する。よって。
と考えることができる。しかも、本実施例では、奇数個
あるインバータの入出力端子を直列に接続し、リングオ
シレータを構成している。従って、端子／ （ＷＥＯ）
に信号″″１”を入力した後、ＲＡＭＩ、 ＲＡＭ２．
ＲＡＭ３のデータ出力端子ＤＯから出力される信号は
、ＲＡＭＩ、 ＲＡＭＰ、 ＲＡＭ３のアクセス時間の
和の２倍に等しい周期で発振する。よって。
この発振周期を測定し、これを６で割ることによりＲＡ
ＭＩ、 ＲＡＭ２． ＲＡＭ３の平均アクセス時間を求
めることができる８次に、本実施例における、本発明の
効果を定量的に述べる。今、ＲＡＭＩ、 ＲＡＭ２．
ＲＡＭ３のおよそのアクセス時間を２ｎｓとすると、上
記発振周期は、約２ Ｘ ３ Ｘ ２ ＝ １２ ｎ
ｓとなる。今。
ＭＩ、 ＲＡＭ２． ＲＡＭ３の平均アクセス時間を求
めることができる８次に、本実施例における、本発明の
効果を定量的に述べる。今、ＲＡＭＩ、 ＲＡＭ２．
ＲＡＭ３のおよそのアクセス時間を２ｎｓとすると、上
記発振周期は、約２ Ｘ ３ Ｘ ２ ＝ １２ ｎ
ｓとなる。今。
測定系の絶対誤差を０．２ ｎ ｓ とすると、アク
セス時間の測定誤差は、約０．２／１２＝１．７％とな
り、従来の測定誤差０．２ ／２＝１０％に比べ、１／
６に低減される。なお、以上の実施例では。
セス時間の測定誤差は、約０．２／１２＝１．７％とな
り、従来の測定誤差０．２ ／２＝１０％に比べ、１／
６に低減される。なお、以上の実施例では。
それぞれのＲＡＭのアドレス入力端子ＡＯとデータ入力
端子ＤＩをインバータを介して、ＲＡＭチップの外で接
続しているが、この接続は、ＲＡＭチップ内で行っても
よいし、第１図または第２図の回路を全て、同一チップ
内に構成しても良い。
端子ＤＩをインバータを介して、ＲＡＭチップの外で接
続しているが、この接続は、ＲＡＭチップ内で行っても
よいし、第１図または第２図の回路を全て、同一チップ
内に構成しても良い。
また１以上の実施例では、アドレス入力端子ＡＯに入力
する信号のみ切り換えているが、他の複数のアドレス入
力端子に入力する信号を同時に切り換えてもよい、また
、書き込み制御端子／ （Ｗ Ｅ ＞に、信号“０゛′
を入力すると、データ出力端子Ｄｏから出力される信号
が、′０＃に固定されるメモリにおいては、／ （ＷＥ
）に信号“Ｏ″が入力されても、ＤＯから出力される信
号が、′０”に固定されないようにする必要が生じる。
する信号のみ切り換えているが、他の複数のアドレス入
力端子に入力する信号を同時に切り換えてもよい、また
、書き込み制御端子／ （Ｗ Ｅ ＞に、信号“０゛′
を入力すると、データ出力端子Ｄｏから出力される信号
が、′０＃に固定されるメモリにおいては、／ （ＷＥ
）に信号“Ｏ″が入力されても、ＤＯから出力される信
号が、′０”に固定されないようにする必要が生じる。
これには、多種多様の方法があるが、本発明を実施する
に当っては、如何様な方法を用いてもよい。
に当っては、如何様な方法を用いてもよい。
第３図は、本発明の第３の実施例を示す図であり、以上
の実施例で、それぞれのＲＡＭのアドレス入力端子ＡＯ
とデータ入力端子ＤＩをインバータを介して接続してい
た部分を、インバータを用いずに構成する方法の一例を
示している。すなわち、第３図は、それぞれのＲＡＭの
ＤＩバッファを示しており、制御信号Ｃ８が参照電圧Ｖ
ｒｅｆ ２に対して、Ｌレベルの時は、トランジスタＱ
５がオンし、ＤＩバッファ出力は、それぞれＯｕ ｔ
１＝／ （ＤＩ）、０ｕｔ２＝ＤＩとなり、通常のＤＩ
バッファと同様の動作をする。一方、制御信号Ｃ８がＨ
レベルの時は、トランジスタＱ６がオンし、ＤＩバッフ
ァ出力は、それぞれ、０ｕｔｌ＝ＡＯ，Ｏｕ ｔ ２＝
７ （Ａ○）となり、アドレス入力端子ＡＯとデータ入
力端子ＤＩをインバータを介して接続したのと等価の動
作をする。すなわち、アクセス時間の測定を行なう時は
、制御信号Ｃ８をＨレベルにするだけでよい。
の実施例で、それぞれのＲＡＭのアドレス入力端子ＡＯ
とデータ入力端子ＤＩをインバータを介して接続してい
た部分を、インバータを用いずに構成する方法の一例を
示している。すなわち、第３図は、それぞれのＲＡＭの
ＤＩバッファを示しており、制御信号Ｃ８が参照電圧Ｖ
ｒｅｆ ２に対して、Ｌレベルの時は、トランジスタＱ
５がオンし、ＤＩバッファ出力は、それぞれＯｕ ｔ
１＝／ （ＤＩ）、０ｕｔ２＝ＤＩとなり、通常のＤＩ
バッファと同様の動作をする。一方、制御信号Ｃ８がＨ
レベルの時は、トランジスタＱ６がオンし、ＤＩバッフ
ァ出力は、それぞれ、０ｕｔｌ＝ＡＯ，Ｏｕ ｔ ２＝
７ （Ａ○）となり、アドレス入力端子ＡＯとデータ入
力端子ＤＩをインバータを介して接続したのと等価の動
作をする。すなわち、アクセス時間の測定を行なう時は
、制御信号Ｃ８をＨレベルにするだけでよい。
第４図は１本発明の第４の実施例を示す図であり、書き
込み制御端子／ （ＷＥ）に、信号“０″を入力すると
、データ出力端子Ｄｏから出力される信号が、′Ｏ”に
固定されるメモリにおいて、／ （ＷＥ）に、信号“Ｏ
”が入力されても、Ｄ。
込み制御端子／ （ＷＥ）に、信号“０″を入力すると
、データ出力端子Ｄｏから出力される信号が、′Ｏ”に
固定されるメモリにおいて、／ （ＷＥ）に、信号“Ｏ
”が入力されても、Ｄ。
から出力される信号が、Ｉｇ Ｏ”に固定されないよう
にする方法を示している。第４図は、それぞれのＲＡＭ
のＤＯバッファを示しており、制御信号Ｃ８が参照電圧
Ｖｒｅｆに対して、同レベル以下の時は、通常のＤｏバ
ッファと同様の動作をする。
にする方法を示している。第４図は、それぞれのＲＡＭ
のＤＯバッファを示しており、制御信号Ｃ８が参照電圧
Ｖｒｅｆに対して、同レベル以下の時は、通常のＤｏバ
ッファと同様の動作をする。
すなわち、出力禁止信号が参照電圧Ｖｒｅｆに対して、
Ｈレベルの時は、センス出力によらず、出力信号Ｄｏは
、１１０ ＃＃に固定される。一方、制御信号Ｃ８が出
力禁止信号のＨレベルに対して、さらにＨレベルの時は
、出力禁止信号が参照電圧Ｖｒｓｆに対して、Ｈレベル
になっても、センス出力に応じて、出力信号ＤＯは、切
り換わる。すなわち、アクセス時間の測定を行う時は、
制御信号Ｃ８を出力禁止信号のＨレベルに対して、さら
にＨレベルにすればよい。
Ｈレベルの時は、センス出力によらず、出力信号Ｄｏは
、１１０ ＃＃に固定される。一方、制御信号Ｃ８が出
力禁止信号のＨレベルに対して、さらにＨレベルの時は
、出力禁止信号が参照電圧Ｖｒｓｆに対して、Ｈレベル
になっても、センス出力に応じて、出力信号ＤＯは、切
り換わる。すなわち、アクセス時間の測定を行う時は、
制御信号Ｃ８を出力禁止信号のＨレベルに対して、さら
にＨレベルにすればよい。
以上述べてきたように、本発明を用いると、ｎ個メモリ
のおよその平均アクセス時間をｔｚ、測定系の絶対誤差
をｔｚとすると、アクセス時間の測定誤差は、約ｔｘ／
（ｎＸｔｔ）となり、従来の測定誤差ｔｌ／ｌｌに比べ
、１ ／ ｎに低減される。
のおよその平均アクセス時間をｔｚ、測定系の絶対誤差
をｔｚとすると、アクセス時間の測定誤差は、約ｔｘ／
（ｎＸｔｔ）となり、従来の測定誤差ｔｌ／ｌｌに比べ
、１ ／ ｎに低減される。
よって、ｎを十分大きくすれば、電子ビームテスタ等の
特別な測定器を用いず、従来の測定盤のみで、手軽にア
クセス時間の高精度測定ができる。
特別な測定器を用いず、従来の測定盤のみで、手軽にア
クセス時間の高精度測定ができる。
第１図は本発明の第１の実施例を示すメモリの接続図、
第２図は本発明の第２の実施例を示すメモリの接続図、
第３図は本発明の第３の実施例を示すＤＩバッファの回
路図、第４図は本発明の第４の実施例を示すＤｏバッフ
ァの回路図である。 ＲＡ Ｍ −Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ、Ａ Ｏ〜Ａ ｎ−アドレス入力端子、／ （ＷＥ）
・・・書き込み制御端子、ＤＩ・・・データ入力端子、
００・・・データ出力端子。 第２図 第１図 第３図 第４図
第２図は本発明の第２の実施例を示すメモリの接続図、
第３図は本発明の第３の実施例を示すＤＩバッファの回
路図、第４図は本発明の第４の実施例を示すＤｏバッフ
ァの回路図である。 ＲＡ Ｍ −Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ、Ａ Ｏ〜Ａ ｎ−アドレス入力端子、／ （ＷＥ）
・・・書き込み制御端子、ＤＩ・・・データ入力端子、
００・・・データ出力端子。 第２図 第１図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、ｎ個（ｎは、２以上の整数）のメモリを準備し、そ
れぞれ、第ｉ（ｉは、１≦ｉ≦ｎ−１を満足する整数）
のメモリのデータ出力端子を第ｉ＋１のメモリのアドレ
ス入力端子と接続し、第１のメモリのアドレス入力端子
に入力する信号から、第ｎのメモリのデータ出力端子か
ら出力される信号までの遅延時間を測定し、上記ｎ個の
メモリの平均アクセス時間を求める様にしたことを特徴
とするアクセス時間の測定方法。 ２、ｎ個（ｎは、１以上の奇数）のメモリを準備し、第
ｎのメモリのデータ出力端子を第１のメモリのアドレス
入力端子と接続し、かつ、ｎが３以上の時は、それぞれ
、第ｉ（ｉは、１≦ｉ≦ｎ−１を満足する整数）のメモ
リのデータ出力端子を第ｉ＋１のメモリのアドレス入力
端子と接続し、任意のメモリのデータ出力端子から出力
される信号の発振周波数を測定し、上記ｎ個のメモリの
平均アクセス時間を求める様にしたことを特徴とするア
クセス時間の測定方法。 ３、メモリへのデータ書込み時、データ出力端子から出
力される信号を“０”または“１”に固定するか、書込
みデータがそのまま出力されるようにするかを、外部信
号により制御できるようにしたことを特徴とするメモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084862A JPH02264878A (ja) | 1989-04-05 | 1989-04-05 | アクセス時間の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084862A JPH02264878A (ja) | 1989-04-05 | 1989-04-05 | アクセス時間の測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02264878A true JPH02264878A (ja) | 1990-10-29 |
Family
ID=13842618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1084862A Pending JPH02264878A (ja) | 1989-04-05 | 1989-04-05 | アクセス時間の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02264878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008677A1 (ja) * | 2003-07-22 | 2005-01-27 | Fujitsu Limited | 内蔵されるメモリマクロのac特性を測定するテスト回路を有する集積回路装置 |
| KR100797878B1 (ko) * | 2006-01-13 | 2008-01-24 | 후지쯔 가부시끼가이샤 | 내장되는 메모리 매크로의 ａｃ 특성을 측정하는 테스트회로를 포함하는 집적 회로 장치 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4734571U (ja) * | 1971-05-15 | 1972-12-18 | ||
| JPS5541836A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Liquid gas contact equipment having agitator blade |
| JPS5599734U (ja) * | 1978-12-28 | 1980-07-11 | ||
| JPS62221426A (ja) * | 1986-03-20 | 1987-09-29 | Ishimori Seisakusho:Kk | 流動体接触装置 |
| JPS6377592A (ja) * | 1986-09-22 | 1988-04-07 | Ebara Res Co Ltd | オゾンによる処理方法及びその装置 |
| JPS63144899U (ja) * | 1987-03-13 | 1988-09-22 |
-
1989
- 1989-04-05 JP JP1084862A patent/JPH02264878A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4734571U (ja) * | 1971-05-15 | 1972-12-18 | ||
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| JPS6377592A (ja) * | 1986-09-22 | 1988-04-07 | Ebara Res Co Ltd | オゾンによる処理方法及びその装置 |
| JPS63144899U (ja) * | 1987-03-13 | 1988-09-22 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008677A1 (ja) * | 2003-07-22 | 2005-01-27 | Fujitsu Limited | 内蔵されるメモリマクロのac特性を測定するテスト回路を有する集積回路装置 |
| US7421364B2 (en) | 2003-07-22 | 2008-09-02 | Fujitsu Limited | Integrated circuit device having a test circuit to measure AC characteristics of internal memory macro |
| KR100797878B1 (ko) * | 2006-01-13 | 2008-01-24 | 후지쯔 가부시끼가이샤 | 내장되는 메모리 매크로의 ａｃ 특성을 측정하는 테스트회로를 포함하는 집적 회로 장치 |
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