JPH0225237Y2 - - Google Patents
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- Publication number
- JPH0225237Y2 JPH0225237Y2 JP5646482U JP5646482U JPH0225237Y2 JP H0225237 Y2 JPH0225237 Y2 JP H0225237Y2 JP 5646482 U JP5646482 U JP 5646482U JP 5646482 U JP5646482 U JP 5646482U JP H0225237 Y2 JPH0225237 Y2 JP H0225237Y2
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain regions
- conductivity type
- mos transistor
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は相補型半導体デバイスに関し（以下
CMOSと称する）特に集積回路に使用され高電
流耐量を有する構造を提供するものである。
CMOSと称する）特に集積回路に使用され高電
流耐量を有する構造を提供するものである。
CMOSは同一基板内に相反する２種類のトラ
ンジスタを有するため、結果的に寄生PNPN構
造からなる。その結果としてラツチアツプ現象を
引き起こす可能性を有するデバイスである。一般
的にこのラツチアツプ現象は (1) 電源ラインのノイズにより発生する電源ラツ
チ、 (2) 入力ラインの 〃 入力ラツ
チ、 (3) 出力ラインの 〃 出力ラツ
チ、 の三種類に分類される。一般に(1)に対しては電源
ダイオードによる電圧クラプ、(2)に対しては入力
保護抵抗の配置、設定の工夫により、従来技術に
おいても耐量を高くすることは可能である。しか
しながら、(3)に関してはおのおののトランジスタ
間の距離を十分とることにより耐量増加をはかつ
ているのが実情である。
ンジスタを有するため、結果的に寄生PNPN構
造からなる。その結果としてラツチアツプ現象を
引き起こす可能性を有するデバイスである。一般
的にこのラツチアツプ現象は (1) 電源ラインのノイズにより発生する電源ラツ
チ、 (2) 入力ラインの 〃 入力ラツ
チ、 (3) 出力ラインの 〃 出力ラツ
チ、 の三種類に分類される。一般に(1)に対しては電源
ダイオードによる電圧クラプ、(2)に対しては入力
保護抵抗の配置、設定の工夫により、従来技術に
おいても耐量を高くすることは可能である。しか
しながら、(3)に関してはおのおののトランジスタ
間の距離を十分とることにより耐量増加をはかつ
ているのが実情である。
本考案はかかる欠点を改善することを目的とし
ている。
ている。
本考案の特徴は、同一半導体基板上にMOS形
Ｐチヤンネルトランジスタ、Ｎチヤンネルトラン
ジスタが形成される相補形半導体デバイスにおい
て、上記トランジスタがP-層とP+層，N-層と
N+層により形成されている半導体装置にある。
Ｐチヤンネルトランジスタ、Ｎチヤンネルトラン
ジスタが形成される相補形半導体デバイスにおい
て、上記トランジスタがP-層とP+層，N-層と
N+層により形成されている半導体装置にある。
以下にCMOSインバータ回路を例にとり詳細
に説明する。第１図は従来装置の断面図、第２図
は本考案による装置の断面図である。出力電圧
VOUTが電源電圧VDD，VSSに対しVOUT＞VDD，VOUT
＜VSSとなつた時のキヤリヤーの流れを示す。（図
中、実線は正孔の流れ、波線は電子の流れ）
VOUT＞VDDのときＰチヤンネルトランジスタのド
レイン６は基板に対し正電位となるため、この接
合が順バイアスとなり、Ｐ領域６から基板１０に
正孔が注入される。その正孔の一部がP-ウエル
９を通してＰ領域１に流れる。この正孔のP-ウ
エル９内の流れが抵抗RPを通して接合N+２P-ウ
エル９が順バイアスとなるため電子がP-ウエル
に注入される。その一部がP-ウエル通過し、P+
６に流れこむ。これがP+６とＮ基板１０の接合
の正孔の注入を促進する。上記課程を繰返すこと
によりＰチヤンネルのドレイン６、基板１０、
P-ウエル９、Ｎチヤンネルトランジスタのソー
ス２からなるPNPNサイリスタがオンする。前
記PNPNサイリスタがオンするとＰウエル９、
基板１０からなる接合が順バイアスされVDD−
VSS間のPNPNサイリスタもオンし、破壊に結び
つく場合もある。同様にVOUT＜VSSの場合もラツ
チアツプが生じる。従つて、出力ラツチ耐量を増
加させるためにはサイリスタをオンさせるトリガ
電流となる正孔、電子の実効的注入量を少なくす
ることが有効な手段となる。
に説明する。第１図は従来装置の断面図、第２図
は本考案による装置の断面図である。出力電圧
VOUTが電源電圧VDD，VSSに対しVOUT＞VDD，VOUT
＜VSSとなつた時のキヤリヤーの流れを示す。（図
中、実線は正孔の流れ、波線は電子の流れ）
VOUT＞VDDのときＰチヤンネルトランジスタのド
レイン６は基板に対し正電位となるため、この接
合が順バイアスとなり、Ｐ領域６から基板１０に
正孔が注入される。その正孔の一部がP-ウエル
９を通してＰ領域１に流れる。この正孔のP-ウ
エル９内の流れが抵抗RPを通して接合N+２P-ウ
エル９が順バイアスとなるため電子がP-ウエル
に注入される。その一部がP-ウエル通過し、P+
６に流れこむ。これがP+６とＮ基板１０の接合
の正孔の注入を促進する。上記課程を繰返すこと
によりＰチヤンネルのドレイン６、基板１０、
P-ウエル９、Ｎチヤンネルトランジスタのソー
ス２からなるPNPNサイリスタがオンする。前
記PNPNサイリスタがオンするとＰウエル９、
基板１０からなる接合が順バイアスされVDD−
VSS間のPNPNサイリスタもオンし、破壊に結び
つく場合もある。同様にVOUT＜VSSの場合もラツ
チアツプが生じる。従つて、出力ラツチ耐量を増
加させるためにはサイリスタをオンさせるトリガ
電流となる正孔、電子の実効的注入量を少なくす
ることが有効な手段となる。
本考案の目的はかかる従来技術を改善し、ラツ
チアツプ耐電流を増大させることである。すなわ
ちラツチアツプの原因となる電荷の径路を工夫す
ること、および各接合から注入される電荷量を減
らし耐量アツプを計ることにある。
チアツプ耐電流を増大させることである。すなわ
ちラツチアツプの原因となる電荷の径路を工夫す
ること、および各接合から注入される電荷量を減
らし耐量アツプを計ることにある。
第１図の従来構造と比較しながら、第２図の新
構造について以下に示す。Ｐチヤンネルトランジ
スタのドレイン６の構造をP+６とP-１２より形
成しその配置はＮチヤンネルトランジスタ対向に
P-１２を形成する。さらに、Ｎチヤンネルトラ
ンジスタにおいて、そのドレインをN+２とN-１
１より形成し、その配置はＰチヤンネルトランジ
スタ対向にN-１１を形成する。
構造について以下に示す。Ｐチヤンネルトランジ
スタのドレイン６の構造をP+６とP-１２より形
成しその配置はＮチヤンネルトランジスタ対向に
P-１２を形成する。さらに、Ｎチヤンネルトラ
ンジスタにおいて、そのドレインをN+２とN-１
１より形成し、その配置はＰチヤンネルトランジ
スタ対向にN-１１を形成する。
すなわちPNPNサイリスタのトリガー電流と
なる電荷の量を構造的に減らしたことにある。
なる電荷の量を構造的に減らしたことにある。
以上の説明により明らかな様に、本考案は
CMOS集積回路の構造に関するもので、従来の
ものに較べ耐電流増大のデバイスとして有効であ
る。
CMOS集積回路の構造に関するもので、従来の
ものに較べ耐電流増大のデバイスとして有効であ
る。
第１図および第２図は各々従来構造および本考
案実施例のCMOSインバータ回路の断面である。 なお、図において、１……Ｎチヤンネルトラン
ジスタのソース側P+チヤンネルストツパー、２
……ＮチヤンネルトランジスタのソースN+、３
……ＮチヤンネルトランジスタのドレインN+、
４……Ｎチヤンネルトランジスタのドレイン側
P+チヤンネルストツパー、５……Ｐチヤンネル
トランジスタのドレイン側N+チヤンネルストツ
パー、６……Ｐチヤンネルトランジスタのドレイ
ンP+、７……Ｐチヤンネルトランジスタのソー
スP+、８……Ｐチヤンネルトランジスタのソー
ス側N+、９……P-エル、１０……Ｎ基板、１１
……ＮチヤンネルトランジスタのソースN-、１
２……ＰチヤンネルトランジスタのドレインP-、
である。
案実施例のCMOSインバータ回路の断面である。 なお、図において、１……Ｎチヤンネルトラン
ジスタのソース側P+チヤンネルストツパー、２
……ＮチヤンネルトランジスタのソースN+、３
……ＮチヤンネルトランジスタのドレインN+、
４……Ｎチヤンネルトランジスタのドレイン側
P+チヤンネルストツパー、５……Ｐチヤンネル
トランジスタのドレイン側N+チヤンネルストツ
パー、６……Ｐチヤンネルトランジスタのドレイ
ンP+、７……Ｐチヤンネルトランジスタのソー
スP+、８……Ｐチヤンネルトランジスタのソー
ス側N+、９……P-エル、１０……Ｎ基板、１１
……ＮチヤンネルトランジスタのソースN-、１
２……ＰチヤンネルトランジスタのドレインP-、
である。
Claims (1)
- 一導電型の半導体基板に他の導電型のウエル領
域を有し、前記半導体基板には前記他の導電型の
ソースおよびドレイン領域を有する一チヤンネル
型のMOS型トランジスタが形成されており、前
記ウエル領域には前記一導電型のソースおよびド
レイン領域を有する他チヤンネル型のMOS型ト
ランジスタが形成されており、前記一チヤンネル
型のMOS型トランジスタの前記ソースおよびド
レイン領域の一方の前記他チヤンネル型のMOS
型トランジスタに面する側に接して前記他の導電
型で前記ソースおよびドレイン領域よりも不純物
濃度が低くかつ前記ソースおよびドレイン領域よ
りも深い領域を設けるとともに、前記他チヤンネ
ル型のMOS型トランジスタの前記ソースおよび
ドレイン領域の一方の前記一チヤンネル型の
MOS型トランジスタに面する側に接して前記一
導電型で前記ソースおよびドレイン領域よりも不
純物濃度が低くかつ前記ソースおよびドレイン領
域よりも深い領域を設けたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5646482U JPS58159755U (ja) | 1982-04-19 | 1982-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5646482U JPS58159755U (ja) | 1982-04-19 | 1982-04-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159755U JPS58159755U (ja) | 1983-10-25 |
| JPH0225237Y2 true JPH0225237Y2 (ja) | 1990-07-11 |
Family
ID=30066992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5646482U Granted JPS58159755U (ja) | 1982-04-19 | 1982-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159755U (ja) |
-
1982
- 1982-04-19 JP JP5646482U patent/JPS58159755U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159755U (ja) | 1983-10-25 |
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