JPH0225039A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0225039A JPH0225039A JP17460588A JP17460588A JPH0225039A JP H0225039 A JPH0225039 A JP H0225039A JP 17460588 A JP17460588 A JP 17460588A JP 17460588 A JP17460588 A JP 17460588A JP H0225039 A JPH0225039 A JP H0225039A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は電界効果トランジスタ(FET)(7)製造方
法に関し、特に非対称リセス構造を有する電界効果トラ
ンジスタの製造方法tと関する。
法に関し、特に非対称リセス構造を有する電界効果トラ
ンジスタの製造方法tと関する。
(ロ)従来の技術
第2図は従来のリセス構造を有する電界効果トランジス
タの断面図である。
タの断面図である。
図化詔いて、(社)はGaAs基板であり、該基板(社
)上にn 型バッフ1層(2)及びn型活性層(2)が
順次形成されている。また、(財)はリセス部であり、
このリセス部(財)によりチャネル■が規定されている
ウリセス部(財)上にはAI!等からなるゲート電極■
が備えられ、ゲート電極■の両側にはAuGe −Ni
−Au等から成るソース電極−、ドレイン電極(支)
が備えられている。
)上にn 型バッフ1層(2)及びn型活性層(2)が
順次形成されている。また、(財)はリセス部であり、
このリセス部(財)によりチャネル■が規定されている
ウリセス部(財)上にはAI!等からなるゲート電極■
が備えられ、ゲート電極■の両側にはAuGe −Ni
−Au等から成るソース電極−、ドレイン電極(支)
が備えられている。
斯かる構造のシ1ットキ接合電界効果トランジスタ(M
ESFET)においては、ゲート電極■をソース電極■
の方に片寄せすることにより、電気特性が向上すること
が知られている。すなわち、ゲート電極■の片寄せによ
り相互コンダクタンス(jm)を高く、ソース抵抗(R
s)を低く、ドレイン・ゲート間逆耐圧(VGりを大き
くすることができる。
ESFET)においては、ゲート電極■をソース電極■
の方に片寄せすることにより、電気特性が向上すること
が知られている。すなわち、ゲート電極■の片寄せによ
り相互コンダクタンス(jm)を高く、ソース抵抗(R
s)を低く、ドレイン・ゲート間逆耐圧(VGりを大き
くすることができる。
できる。
しかし、チャネル□□□の幅(リセス部(財)の底部)
は、1〜1゜5μmと狭く、この狭いリセス部(財)上
に約a5μmのゲート長のゲート電極(社)を片寄せし
て形成することは容易ではない。
は、1〜1゜5μmと狭く、この狭いリセス部(財)上
に約a5μmのゲート長のゲート電極(社)を片寄せし
て形成することは容易ではない。
そこで、従来は第3図(社)に示すように、開孔■を備
えたレジスト膜■を形成し、化学エツチングでリセス部
■を形成した後、金属膜を斜め方向から蒸着したり、あ
るいは、第3図Tolに示すように、電子ビームリング
ラフィにより、左右非対称の開孔(支)を備えたレジス
ト膜のを形成し、化学エツチングで開孔■の上側、k中
心としてみた場合非対称となるリセス部■を形成した後
、金属膜を蒸着することにより、ソース電極−側に片寄
せされたゲート電極頭の形成を行っていた。
えたレジスト膜■を形成し、化学エツチングでリセス部
■を形成した後、金属膜を斜め方向から蒸着したり、あ
るいは、第3図Tolに示すように、電子ビームリング
ラフィにより、左右非対称の開孔(支)を備えたレジス
ト膜のを形成し、化学エツチングで開孔■の上側、k中
心としてみた場合非対称となるリセス部■を形成した後
、金属膜を蒸着することにより、ソース電極−側に片寄
せされたゲート電極頭の形成を行っていた。
l/i 発明が解決しようとする課題ところが、第3
図(a)に示した方法は、金属膜が斜めに入射されるた
めに蒸着量が少なく、ゲート抵抗が増大するという間H
があり、また、第4図に示すようなくし形構造のFET
では、すべてのゲート電極■をソース電極彌側へ片寄せ
することができないという問題がある。
図(a)に示した方法は、金属膜が斜めに入射されるた
めに蒸着量が少なく、ゲート抵抗が増大するという間H
があり、また、第4図に示すようなくし形構造のFET
では、すべてのゲート電極■をソース電極彌側へ片寄せ
することができないという問題がある。
また、第3図わ)に示した方法は、電子ビームの描画速
度が遅いために処理量(スループット)が上がらないと
いう問題がある。
度が遅いために処理量(スループット)が上がらないと
いう問題がある。
本発明は上述の事情に鑑み為されたものであり、ゲート
抵抗を増大させることなく、スループットが良く、シか
も、くシ形構造のFETにも適用できる非対称リセス構
造を有する電界効果トランジスタの製造方法を提供しよ
うとするものである。
抵抗を増大させることなく、スループットが良く、シか
も、くシ形構造のFETにも適用できる非対称リセス構
造を有する電界効果トランジスタの製造方法を提供しよ
うとするものである。
に)課題を解決するための手段
本発明は、半導体基板上にソース電極及びドレイン電極
を形成する工程と、前記基板上にゲート電極形成部位に
対応する第1の開孔部と前記ドレイン電極の少なくとも
一部分を露出させる第2の開孔部を備えた絶縁膜を形成
する工程と、前記絶縁膜及び前記ドレイン電極をマスク
として前記基板を湿式エツチングしてリセス部を形成す
る工程と、前記絶縁膜をマスクとして基板表面jこ対し
て略垂直方向から金属膜を形成する工程と、前記絶縁膜
及び該絶縁膜上の金属膜を除去する工程と、を含むこと
を特徴とする電界効果トランジスタの製造方法である。
を形成する工程と、前記基板上にゲート電極形成部位に
対応する第1の開孔部と前記ドレイン電極の少なくとも
一部分を露出させる第2の開孔部を備えた絶縁膜を形成
する工程と、前記絶縁膜及び前記ドレイン電極をマスク
として前記基板を湿式エツチングしてリセス部を形成す
る工程と、前記絶縁膜をマスクとして基板表面jこ対し
て略垂直方向から金属膜を形成する工程と、前記絶縁膜
及び該絶縁膜上の金属膜を除去する工程と、を含むこと
を特徴とする電界効果トランジスタの製造方法である。
(ホ)作用
本発明によれば、第1の開孔部により露出された基板と
ドレイン電極間に電流通路が形成されるため、前記第1
の開孔部からリセス部を形成すると、ドレイン電極側の
サイドエッチ量がソース電極側のそれよりも大となり非
対称のリセス部を得ることができる。
ドレイン電極間に電流通路が形成されるため、前記第1
の開孔部からリセス部を形成すると、ドレイン電極側の
サイドエッチ量がソース電極側のそれよりも大となり非
対称のリセス部を得ることができる。
(へ)実施例
本発明の一実施例を第1図[al乃至(d)を参照しつ
つ説明する。
つ説明する。
GaAs基板(半導板基板)(1)上にn 型バッファ
層(2)、n型活性層(膜厚1000〜3000人キャ
リア濃度1〜5×10 cm )(33を連続して
エピタキシャル成長する。活性層(3)上にオーミクク
接触する金属(例えば、AuGe−N1−Au)を選択
的に蒸着して、ソース電極(4)及びドレイン電極(5
)を形成する。続いて、基板全面にスピンニート法Iこ
よりレジス)Jl(例えば、東京応化工業■社製0EB
R−1000M)(絶縁膜)(6)を形成し、所定のマ
スクを用いて露光、現像して所定のパターンに開孔する
(第1図(ml)。第1の開孔部(7)はゲート電極形
成部位(ソース電極(4)側に片寄った位置)に対応し
ており、その幅は約0.5μmに開孔され、また、第2
の開孔部(8)はドレイン電極(5)の少なくとも一部
分を露出させるように開孔されている。
層(2)、n型活性層(膜厚1000〜3000人キャ
リア濃度1〜5×10 cm )(33を連続して
エピタキシャル成長する。活性層(3)上にオーミクク
接触する金属(例えば、AuGe−N1−Au)を選択
的に蒸着して、ソース電極(4)及びドレイン電極(5
)を形成する。続いて、基板全面にスピンニート法Iこ
よりレジス)Jl(例えば、東京応化工業■社製0EB
R−1000M)(絶縁膜)(6)を形成し、所定のマ
スクを用いて露光、現像して所定のパターンに開孔する
(第1図(ml)。第1の開孔部(7)はゲート電極形
成部位(ソース電極(4)側に片寄った位置)に対応し
ており、その幅は約0.5μmに開孔され、また、第2
の開孔部(8)はドレイン電極(5)の少なくとも一部
分を露出させるように開孔されている。
次をと第1の開孔部(7)から基板(1)をリン酸と過
酸化水素水と水を混合したエツチング液あるいは酒石酸
と過酸化水素水と水を混合したエツチング液で湿式エツ
チングして、リセス部(9)を形成する(第1図う))
。このリセス部(9)を形成するとき、サイドエツチン
グの進む速さはドレイン電極(5)側の方が速く、該リ
セス部(9)は第1の開孔部(7)を中心としてみると
非対称となり、該リセス部(9)の中心位置は第1の開
孔部(7)がソース電極(4)側に片寄った位置にある
ので、ソース電極(4)とドレイン電極(5)の略中央
となる。
酸化水素水と水を混合したエツチング液あるいは酒石酸
と過酸化水素水と水を混合したエツチング液で湿式エツ
チングして、リセス部(9)を形成する(第1図う))
。このリセス部(9)を形成するとき、サイドエツチン
グの進む速さはドレイン電極(5)側の方が速く、該リ
セス部(9)は第1の開孔部(7)を中心としてみると
非対称となり、該リセス部(9)の中心位置は第1の開
孔部(7)がソース電極(4)側に片寄った位置にある
ので、ソース電極(4)とドレイン電極(5)の略中央
となる。
ここで、上述の如くリセス部(9)が非対称lζなる理
由lこついて説明する。
由lこついて説明する。
前記第2の開孔部(8)が形成されていないと、エツチ
ングにおける化学反応は第1の開孔部(7)により露出
された基板表面でのみ行なわれ、該表面に生成される水
素気泡等の反応生成物により電子の通路が防げられるた
めに、エツチング速度が低下の する。つまり、第2開孔部(8)がないと、エフチンへ グにおいて必要である電子のやりとりが反応生成物によ
り防げられるためζこエツチング速度が低下する。一方
、本発明の如くドレイン電極(5)が第2開孔部(8)
により露出されていると、エツチング液中では第1図f
blに示す如く電流通路が形成され、水素気泡発生等の
化学反応はドレイン電極(5)上においても行なわれる
ために、第1の開孔部(7)によって露出された基板表
面での反応生成物の生成が3Fi>Jされ、ドレイン電
極(5)側のエツチング速度はソース電極(4)側のそ
れよりも大となる。よって、形成されるリセス部(9)
はドレイン電極(5)側のサイドエッチ量が大きい非対
称となる。
ングにおける化学反応は第1の開孔部(7)により露出
された基板表面でのみ行なわれ、該表面に生成される水
素気泡等の反応生成物により電子の通路が防げられるた
めに、エツチング速度が低下の する。つまり、第2開孔部(8)がないと、エフチンへ グにおいて必要である電子のやりとりが反応生成物によ
り防げられるためζこエツチング速度が低下する。一方
、本発明の如くドレイン電極(5)が第2開孔部(8)
により露出されていると、エツチング液中では第1図f
blに示す如く電流通路が形成され、水素気泡発生等の
化学反応はドレイン電極(5)上においても行なわれる
ために、第1の開孔部(7)によって露出された基板表
面での反応生成物の生成が3Fi>Jされ、ドレイン電
極(5)側のエツチング速度はソース電極(4)側のそ
れよりも大となる。よって、形成されるリセス部(9)
はドレイン電極(5)側のサイドエッチ量が大きい非対
称となる。
次に、リセス部(9)にレジスト膜(6)をマスクとし
て、金属膜α0、例えばAlを基板表面に対して略垂直
方向から約1μm真空蒸着する(第1図1c))。
て、金属膜α0、例えばAlを基板表面に対して略垂直
方向から約1μm真空蒸着する(第1図1c))。
最後にレジスト膜(6)をこのレジスト膜(6)上の金
属膜とともに育種溶剤にて除去し、ソース電極(4)側
に片寄ったゲート電極αυを形成することで、非対称リ
セス構造を有するFETを完成する(第1図(d))。
属膜とともに育種溶剤にて除去し、ソース電極(4)側
に片寄ったゲート電極αυを形成することで、非対称リ
セス構造を有するFETを完成する(第1図(d))。
尚、上述の実施例では絶縁膜として用いたレジスト膜に
代えてS i 3N4膜、5i02膜、ポリイミド膜等
を用いてもよいし、また、半導体基板として用いたGa
As基板に代えてInP基板等を用いてもよい。
代えてS i 3N4膜、5i02膜、ポリイミド膜等
を用いてもよいし、また、半導体基板として用いたGa
As基板に代えてInP基板等を用いてもよい。
(ト)発明の効果
本発明は以上の説明から明らかな如く、斜め蒸着や電子
ビームリングラフィを用いることなく非対称リセス構造
を有する電界効果トランジスタを作製することができ、
非対称リセス構造を採ってもゲート抵抗が増大したり、
スループットが低下することはない。さらに、本発明方
法はくし型構造のFETにも適用することができる。
ビームリングラフィを用いることなく非対称リセス構造
を有する電界効果トランジスタを作製することができ、
非対称リセス構造を採ってもゲート抵抗が増大したり、
スループットが低下することはない。さらに、本発明方
法はくし型構造のFETにも適用することができる。
第1図は)乃至(d)は本発明の電界効果トランジスタ
の型造方法を説明するための工程説明図、第2図は従来
のリセス構造を有する電界効果トランジスタの断面図、
第3図fa)(b)は従来方法を説明するための説明図
、第4図はくし型構造の電界効果トランジスタの上面図
である。 (1)・・・半導体基板、(2)・・・n 型、イ、7
ア層、(310,。 n型動作層、(4)・・・ソース電極、(5)・・・ド
レイン電極、(6)・・・絶縁膜、(7)・・・第1の
開孔部、(8)・・・第2の開孔部、(9)・・・リセ
ス部、CIGI・・・金屑膜、(社)・・・ゲート電極
。 〜3 □1
の型造方法を説明するための工程説明図、第2図は従来
のリセス構造を有する電界効果トランジスタの断面図、
第3図fa)(b)は従来方法を説明するための説明図
、第4図はくし型構造の電界効果トランジスタの上面図
である。 (1)・・・半導体基板、(2)・・・n 型、イ、7
ア層、(310,。 n型動作層、(4)・・・ソース電極、(5)・・・ド
レイン電極、(6)・・・絶縁膜、(7)・・・第1の
開孔部、(8)・・・第2の開孔部、(9)・・・リセ
ス部、CIGI・・・金屑膜、(社)・・・ゲート電極
。 〜3 □1
Claims (1)
- 1、半導体基板上にソース電極及びドレイン電極を形成
する工程と、前記基板上にゲート電極形成部位に対応す
る第1の開孔部と前記ドレイン電極の少なくとも一部分
を露出させる第2の開孔部を備えた絶縁膜を形成する工
程と、前記絶縁膜及び前記ドレイン電極をマスクとして
前記基板を湿式エッチングしてリセス部を形成する工程
と、前記絶縁膜をマスクとして基板表面に対して略垂直
方向から金属膜を形成する工程と、前記絶縁膜及び該絶
縁膜上の金属膜を除去する工程と、を含むことを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17460588A JPH0225039A (ja) | 1988-07-13 | 1988-07-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17460588A JPH0225039A (ja) | 1988-07-13 | 1988-07-13 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0225039A true JPH0225039A (ja) | 1990-01-26 |
Family
ID=15981502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17460588A Pending JPH0225039A (ja) | 1988-07-13 | 1988-07-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0225039A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5395739A (en) * | 1992-12-15 | 1995-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method for producing field effect transistor |
-
1988
- 1988-07-13 JP JP17460588A patent/JPH0225039A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5395739A (en) * | 1992-12-15 | 1995-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method for producing field effect transistor |
US5547789A (en) * | 1992-12-15 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Pattern transfer mask |
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